[参考译文] 66AK2G12：是否可以在没有 DDR_CLK_P 时钟的情况下引导？

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/677602/66ak2g12-can-boot-without-ddr_clk_p-clock

器件型号：66AK2G12
主题中讨论的其他器件： 66AK2G02

尊敬的香榭丽舍

我想检查 K2G 是否可以在没有 DDR_CLK_P 时钟的情况下引导、以及在没有 DDR_CLK_P 的情况下引导需要什么、因为我的客户的定制板无法引导。

是否可以在没有 DDR_CLK_P 的情况下引导？

要在没有 DDR_CLK_P 的情况下引导、应执行什么操作？

我客户的定制板无法启动、因此没有启用 RESETSTAT 和 BOOTCOMPLETE、尽管似乎没有发现问题。我们确认了上电序列-在头部为3.3 VDD、时钟和 POR 释放时间之间有足够的时间(超过2ms)。

您能否检查应该检查哪些内容？

是否可以将 RESETn、LRESETn 引脚上拉？

由于 RESETSTAT 仍然很低、我认为它们的复位时序或序列应该有问题。您同意吗？

如果是、您能否推荐应检查的内容？

谢谢、此致、

8 年多前

0 admin 8 年多前

TI__Guru**** 2979400 points

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我想按如下方式附加屏幕截图。

电源轨：

黄色：3.3V、绿色：1.8V、粉色：1.35V、蓝色：0.9V

复位：

黄色：LRESETn、绿色：POR、粉色：RESETn、蓝色：RESETFULL

如下所示、LRESETn、RESETn、RESETFULL 上拉至3.3V。

谢谢、此致、

0 admin 8 年多前

TI__Guru**** 2979400 points

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您好！

如何提供 DDR PLL？一般而言、数据手册指出 DDR_CLK_P/DDR_CLK_N 是 DDR EMIF PLL 的可选时钟输入、因此应该可以在不使用 DDR_clk_p 和 DDR_clk_n 的情况下引导器件、但是、在我看来、如果他们使用可选时钟输入、他们应该同时使用_p 和_n 信号输入、因为这是一个二倍频时钟

[报价]您能否检查应检查哪些内容？[/报价]
他们应验证自己是否完全符合66AK2G12数据表中的加电序列、请参阅5.9.1.1加电序列。

[引用]我认为、由于 RESETSTAT 仍然很低、因此它们的复位时序或序列应该存在问题。您是否同意这一点？
是的、正确。它们必须符合第5.9.1.1节"上电序列"的要求(请参阅图5-1中的 POLn、RESETSTATn 和 BOOTCOMPLETE 发布时的说明)。加电排序；在图后面还有注2、6和7)，第5.9.1.2节断电序列和第5.9.2节复位时序。

另请参阅66AK2G02原理图检查清单(www.ti.com/.../sprac54a.pdf )中的第2.3节"复位"和第2.10节"通用 DDR 指南"、以及数据表中的第7.1.2.3节" DDR3L 接口原理图"。

此致、
Yordan

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