[参考译文] 66AK2H12：memcpy()和 cache_writeback 集成

您好！

您可以使用：

void cache_writeback (void *ptr、int 大小)
｛
#ifdef _TMS320C6x
uint32_t 密钥；
/*禁用中断*/
KEY =_disable_interrupts ()；

cache_wbL1d (ptr、大小、cache_bence_wait)；
cache_wbL2 (ptr、size、cache_fence_wait)；

/*重新启用中断。 *
RESTORE_INTERRUPTS (KEY)；
｝

其中指针地址可以是 DDR 或 MSMC 地址和大小、可以使用32768 (32KB)。

如果您需要更高的性能、请考虑使用 EDMA 进行传输。

此致、Eric  

如果我提供了一个不在缓存中的指针、会发生什么情况？ 函数的行为方式如何？

是的、正确。

因此、当我执行 L2到 DDR 传输时、我只需要 cache_writeback。

对于 DDR 到 L2、MSMC 到 L2和 L2到 MSMC 传输、我不需要调用 cache_writeback。

我的目标是通过同时更改8个内核的 MDMA 优先级来测量带宽变化。 我想为它编写一个程序、但我不确定应该如何编写它以获得最佳结果。

谢谢你。

您好！

我想您之前问过同样的问题 、https://e2e.ti.com/support/processors/f/791/t/865597。 什么未解决？

此致、Eric

实际上、这些部件是很清楚的。 除了这个问题、L2到 DDR 的传输和 DDR 到 L2的传输之间还有很大的吞吐量差异。 L2到 DDR 的传输具有 DDR 到 L2的几乎一半吞吐量。 你对此有什么意见吗？  

首先、我认为这是因为高速缓存策略。 在 DDR 到 L2的情况下、只有 DDR 值缓存在 L1D 和 L2_cache 中。 但在 L2_ram 到 DDR 的情况下、L2_ram 缓存在 L1D 中、DDR 值缓存在 L2_cache 中。 因此、对于 L2_ram 到 DDR、我还必须执行写回操作以正确测量吞吐量。

总而言之、我想说一个新项目、我可以在所有 DSP 内核的同时、真正地强调 DDR。 此外、使用此示例代码"*DDR_ptr = constant _value；DDR_PTR++"测试 DDR 可能有助于更好地了解对不同内核的优先级分配。

谢谢你。

您好！

我们没有 L2和 DDR3之间的 CPU 基准编号。 要对 DDR 施加压力、必须并行使用3-4个 EDMA 通道、而不是 CPU。

但从线程中、您的目标是使用具有不同总线优先级的8个 CPU 进行测试、我不确定代码是如何编写的(memcpy？、指针操作？)、测量的开始和结束位置以及两者之间是否有任何缓存操作、因此我无法进行注释。 如果需要进一步研究、您需要提供代码(例如 CCS 项目)。

此致、Eric

您好！

感谢您的解释！ 我还有其他优先事项、编写此类测试用例进行测试需要一些时间。 请上传显示该问题的 CCS 项目、以便我可以尝试进行调试。

此致、Eric