[参考译文] DRA829V：在 PSDK 8.4和8.5的 Sciserver 中初始化哪个 PLL？

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1196329/dra829v-which-pll-is-initialized-in-the-sciserver-of-psdk-8-4-and-8-5

器件型号：DRA829V

您好！

我有客户询问。您能回答他们的以下问题/要求吗？

在 Processor SDK RTOS 8.4的用例中、即使用户在 SBL 中更改了 CPU 内核时钟、Sciserver 也会初始化 CPU 内核时钟。

其他 PLL 是否也在 Sciserver 中初始化？

由于它们在 SBL 启动时更改了一些 PLL 设置作为电路板设置初始化，因此担心这些设置是否也在 Sciserver 中初始化(覆盖)。

您能否共享任何明确描述 PSDK 8.4和8.5的 Sciserver 中初始化内容的文档？

谢谢、此致、

Hideaki

1 年多前

0 admin 1 年多前

TI__Guru**** 649970 points

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Hideaki 您好！

请参阅以下链接吗？这提供了 DM/SciServer 程序的默认 PLL 值。

https://software-dl.ti.com/tisci/esd/latest/5_soc_doc/j721e/pll_data.html

本文档适用于 SDK8.5。即使在 SDK8.4中、您也可以找到类似的文档。

此致、

Brijesh

0 admin 1 年多前

TI__Guru**** 649970 points

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您好、Brijesh、

感谢您告诉我默认的 PLL 值。

我之所以问您这方面的问题、是因为我收到了您的答案、如下所示。

>在 SDK8.5中、TIFS 中有一个功能、可跳过 A72初始化。默认情况下、此功能在 TIFS 中启用、因此如果您使用 SDK8.5、A72时钟不应在 DM 中重置为2GHz。

我认为、即使在 SBL 中配置了这些 PLL、下面链接中描述的所有 PLL 也会重置为 Sciserver 中的默认值。

是否仅 A72初始化 skiped？或者，如果在 SDK8.5的 SBL 中配置了这些 PLL，下面链接中描述的所有 PLL 初始化都将进行 skiped。

https://software-dl.ti.com/tisci/esd/latest/5_soc_doc/j721e/pll_data.html

谢谢、此致、
Hideaki

0 admin 1 年多前

TI__Guru**** 649970 points

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Hideaki、您好！

有许多 PLL 输出被禁用 PLL 再创新。您可以参阅文件 ti-processor-sdk-rtos-j721e-evm-08_05_00_11/pdk_jacinto_08_05_00_36/packages/ti/drv/sciclient/srm_pm_hal/pm/soc /j721e/clocks.c、其中它提到 CLK_data_live/src/rm_pm_pm_hl/nel_no 将不会初始化该标记。

我将向团队成员提出、在文档中的某个位置明确提及它。

jira.itg.ti.com/.../PDK-12609

此致、

Brijesh

处理器（参考译文帖）

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[参考译文] DRA829V：在 PSDK 8.4和8.5的 Sciserver 中初始化哪个 PLL？