[参考译文] AM623：GPMC_FCLK

你好，Davey

感谢您的提问、别担心。

Unknown 说：

是否可以将 GPMC_FCLK 设置为43.75 MHz？

您是否希望设置上述特定频率？

此致、

Sreenivasa.

是的、我需要 GPMC 总线事务的时钟频率为43.75 MHz。  根据数据表和 TRFM、将通过 GPMC_FCLK 为 GPMC 计时。

你好，Davey

感谢您提供输入。

根据收到的输入、您想要生成的频率可能无法使用可用的分频器来实现。

此致、

Sreenivasa.

尊敬的 Kallikuppa：

除了其他所需的时钟输入之外、我是否可以使用 EXT_REFCLK1输入？  此处的想法是将 EXT_REFCLK1 与43.75MHz 振荡器搭配使用、并仅将其用于 GPMC 模块。

此致、

戴维

你好，Davey

谢谢你。  

我无法理解您的方法。  您能不能提供一些其他详细信息吗？

计划在外部提供43.75 MHz 时钟。

此致、

Sreenivasa.

尊敬的 Sreenivasa：

刚查看了 AM625/AM623原理图设计和审查清单。  您需要在 MCU_OSC0_XI / MCU_OSC0_XO 上使用25MHz 晶体或时钟在 WKUP_LFOSC0_XI / WKUP_LFOSC0_XO 上使用32.768kHz 晶体或时钟。  我想知道我是否可以在 EXT_REFCLK1时钟输入上使用43.75 MHz 振荡器 、并使用时钟树中的一个时钟多路复用器将其路由到 GPMC。  但是、根据检查清单列表、EXT_REFCLK1仅可用于 DMTIMER WDT MCAN 和 CPTS 模块。  您能否验证一下？  

我将尝试替换非常旧的处理器(MPC875)、而我们使用了43.75 MHz 的主时钟和32.768 kHz 的时钟、因此地址和数据总线的时钟频率为43.75 MHz。  问题在于地址和数据总线连接到 CPLD 和许多 FPGA、所以重写主代码时、此总线需要使用43.75 MHz 以外的时钟。  我们还在研究 CPLD 和 FPGA 中的时钟域交叉(CDC)、但我们当然希望尽可能避免这种情况。

此致、

戴维

你好，Davey

谢谢你。  

Unknown 说：

我想知道是否可以在 EXT_REFCLK1时钟输入端使用43.75 MHz 振荡器 并使用时钟树中的一个时钟多路复用器将其路由到 GPMC。  但是、根据检查清单列表、EXT_REFCLK1仅可用于 DMTIMER WDT MCAN 和 CPTS 模块。  您能否验证一下？  [/报价]

我认为是这样。

我可以内部查看、但期望没有快速答案。

此致、

Sreenivasa.