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器件型号：SK-AM64 大家好、
您能在下面提供客户查询方面的帮助吗？
客户 使用内部时钟参考通过 PCIe 通过引导模式进行引导-通过主机的 PCIe 按预期枚举电路板。 (因此、从电气角度而言、这必须是可以的。) 但是、如果 从 mcu_plus_sdk_am64x_08_06_00_43获取的 PCIe 端点样本是 USER、则表示未枚举该端点/链接未建立。
他们在这个代码中遗漏的是基准时钟实际从 RX 数据中选择为/内部生成的位置、这样就不需要外部基准时钟。
CFG0_SERDES0_CLKSEL 0x00000003 -这意味着它使用 MAIN_PLL2_HSDIV4_CLKOUT
他们假设这种 PLL2配置在 DMSC 上的 SYS 固件的控制下-但是找不到任何提示、表明如何选择 正确的时钟。
他们可以看到这样
CFG_pll2_CFG 0x03FF0801
这意味着：
SSM_TYPE 01展频模块存在 字段值(其他为保留值)： 2'b00 - SSM 不存在2'b01 - SSM 存在2'b10 - 保留2'b11 -保留
这意味着 PLL2被配置为使用展频-他们不希望使用展 频、因为在此设置中必须关闭展频。
您能提供帮助吗？
谢谢！
此致、
Marvin 酒店
