[参考译文] AM623：DP83825i PHY 进一步审核原理图请求

大家好、 Josh Green、

感谢您的查询。

我们不支持在 E2E 上进行原理图审阅。 由于这特定于以太网接口、因此我们应能提供支持。

SoC IO 没有失效防护、因此、我想了解以太网电源和 SoC IO 电源的电源、包括 VDDSHV2的电压电平。

在共享电源相关原理图时如果有任何限制、请告诉 我、以便 继续进行回顾。

此致、

斯里尼瓦萨

尊敬的 Sreenivasa：

我 在 Gokul 的评论之后加入了电源部分以及更新的 PHY 部分。  

计划以3V3运行 PHY VDDIO、使用 CLKOUT0作为 RMII 总线和 PHY 的50MHz 源(PHY 处于从模式、根据 DP83825i 要求)。

需要再次检查的区域之一是到 PHY 的 CLKOUT0连接以及到 RMII REF CLK 输入的连接。  

由于时钟信号以 Y 形式分离、因此我计划 使 分离的分支 RMII REF_CLK (从 R83到 U1.AD17)具有与其他 RMII 信号相同的布线长度、加上运行到 PHY XI 输入的时钟分支 (R80至 U4.13)。 我忽略了 Y 裂口尾的长度。  

本质上、我计划相对于其他 RMII 信号延迟 RMII REF_CLK 信号、以减轻来自时钟分离和通过 PHY 的延迟。

e2e.ti.com/.../PHY.pdf

e2e.ti.com/.../SoM-Power.pdf

 大家好、 Josh Green、

感谢您提供宝贵意见。

看起来 SoC、而 PHY 由3.3V 电源供电。

需要缓冲 CLKOUT0、而缓冲器需要放置在 SoC 和 PHY 的中心。 PHY 和 SoC 与缓冲器输出之间的距离应相似、 以最大限度地减小 时钟时序对接口的影响。

强烈建议使用两个输出相位对齐的缓冲器。

参考 原理图检查清单  

https://www.ti.com/lit/an/sprad21b/sprad21b.pdf

部分)  

7.3.1.4以太网 PHY (和 MAC)操作和 MII 接口时钟

EPHY 复位可能需要外部下拉电阻来使 PHY 保持在复位状态、直到 SoC 上电并配置内部下拉电阻。

在时钟被配置并且稳定前、PHY 应该保持在复位状态。

此致、

斯里尼瓦萨

尊敬的 Sreenivasa：

感谢您的评论和原理图检查清单链接。  

关于时钟缓冲器、LMK1C1102是否适用？

我想是需要权衡晶振成本与时钟缓冲器成本的情况。 遗憾的是、CLKOUT0引脚不能直接使用、因为 这是最具有成本效益的解决方案。

使用 RMII 模式时、CLKOUT0频率可以设置为25MHz 吗？ 在 TRM 中、我可以看到用于配置 CLKOUT0以太网引导频率的寄存器、但在括号中显示 RMII 或 RGMII 模式。

AM62x TRM 部分： 5.6.7以太网引导参数表

如果 CLKOUT0为25MHz、并且我们只将其用作 PHY XI/OSCIN 引脚的时钟源、我可以将 PHY 设置为控制器、并在内部生成50MHz RMII REFCLK。 如果可以、您是否仍会建议为 CLKOUT0使用时钟缓冲器？ 现在 PHY 不能作为控制器的原因是、DP83825i 必须在 OSCIN 上接收25MHz、而不是主模式下的50MHz。

尊敬的  Sreenivasa：

感谢您 关注 WKUP_CLKOUT0。 它看起来像是内部缓冲的时钟输出、应该为我提供直接运行 PHY 和以主模式运行所需的信号。

以这种方式对其进行配置还会稍微简化长度匹配和布线。

我们为处理器选择的晶体具有以下规格：F=25MHz、CL=10pF、CShunt=5pFmax、ToL=+-10ppm、稳定性=+-10ppm、 驱动=100uW、ESR=30Rmax

感谢您的帮助：)