[参考译文] TMS320C6205：上电定序

大辅

user6000446 说：

C6205不需要内核电源和 I/O 电源之间的特定电源时序和每个电源的特定上升时间，是这样吗？

数据表指出：

TI DSP 不需要在内核电源和 I/O 电源之间建立特定的电源定序。 不过、
系统设计应确保两个电源都不会长时间上电、如果另一个电源
应低于正确的工作电压。

我没有看到任何上升时间参考。

user6000446 说：

/reset 被上拉至3.3V I/O 电源、而不是下拉、它在他们的电路板上电后生效、因为 PLL 需要/RESET 的下降沿来初始化 PLL 引擎、是吗？ 不是这样，它必须被下拉？

从您已经引用的数据表中获取、为了正确初始化 PLL 引擎、复位线上必须出现负跳变。  因此、我们将采取的措施应该是正确的。   您是否已确保复位时序有效(数据表的 p48)？  

故障的症状是什么？  

我将在内部进行检查、看看是否有这方面的其他知识。  

--保罗

您好、Paul-San、

感谢您的答复。

我们的客户怀疑 PLL、并检查了滤波器连接的反馈输出(PLLF)、以了解引导失败的时间和成功的时间之间的区别。 当引导失败时、PLL 似乎没有复位。

他们还发现、如果 PLLV 由独立的3.3V 电源供电、并在其他电源供电后升高、引导功能就不会再发生故障。

Apple Tang 说：

根据您已引用的数据表，为了正确初始化 PLL 引擎，必须在复位线上出现负转换。  因此正在进行的操作应该是正确的。

我怀疑/RESET 被上拉、那真的正确吗？

是否应该下拉/RESET、在上电后释放、然后再次置位以初始化 PLL？

此致、

大辅

仍在检查、并将尽快回到您的身边。

您好、Paul-San、

感谢您的支持。

您内部检查的进度如何？ 您发现了什么？

请尽快回答。 请您及时回复。

此致、

大辅

user6000446 说：

是否应下拉/reset，在上电后释放，然后再次置位以初始化 PLL？

这将是一个实验尝试,然而...

"复位的时序要求"表具有关于 tw (RST)的如下注释：

此参数适用于 CLKMODE x4、x6、x7、x8、x9 仅限 X10和 x11。 RESET 信号未在内部连接到时钟 PLL 电路。 PLL μs 250 μ s 才能在器件上电后或 PLL 配置更改后稳定。 在此期间、必须将 RESET 置为有效以确保器件正常运行。 有关上电(具体是图5、注 E)和 PLL 锁定时间(表4)、请参阅时钟 PLL 部分。

这意味着此复位被用来确保正确的器件运行、而不被用于 PLL。

我觉得您需要了解3.3V 压摆的原因。  3.3V 电源是否足以满足所连接器件的要求？  可能值得测量两个电路板之间的电流消耗(好/坏)。

PSU 设计是否满足"电源设计注意事项"一节中详述的注意事项？

--保罗  

您好、Paul-San、

感谢您的答复。

Apple Tang 说：

"复位的时序要求"表具有关于 tw (RST)的如下注释：

此参数适用于 CLKMODE x4、x6、x7、x8、x9 仅限 X10和 x11。 RESET 信号未在内部连接到时钟 PLL 电路。 PLL μs 250 μ s 才能在器件上电后或 PLL 配置更改后稳定。 在此期间、必须将 RESET 置为有效以确保器件正常运行。 有关上电(具体是图5、注 E)和 PLL 锁定时间(表4)、请参阅时钟 PLL 部分。

这意味着此复位被用来确保正确的器件运行、而不被用于 PLL。

[/报价]

/RESET 信号不用于 PLL 的事实似乎与数据表中的以下注释相矛盾。

user6000446 说：

图5. 用于 PLL 乘法模式或 x1 (旁路)模式的外部 PLL 电路
注：
e.
"加电时、PLL 需要一个复位的下降沿来初始化 PLL 引擎。 为建立正确的 PLL 操作，可能需要切换重置。"

是/RESET 信号的下降沿 不 来初始化 PLL？

此致、

大辅

[/quote]

我同意这似乎是一个矛盾。  

但是、无论哪种方式都需要复位、我相信您在设计中已经有一个下降沿。  如果可能，您也可以尝试、pull-low 选项并实现，这样就会出现您之前建议的下降沿转换。   

对3.3V 的建议有什么反馈吗？  

--保罗  

您好、Paul-San、

感谢您的答复。

Apple Tang 说：

我同意这似乎是一个矛盾。  

但是、无论哪种方式都需要复位、我相信您在设计中已经有一个下降沿。  如果可能，您也可以尝试、pull-low 选项并实现，这样就会出现您之前建议的下降沿转换。   

[/报价]

您能否说明一下是否应该下拉/RESET 引脚？

您可以检查 C6205评估模块上的/RESET 引脚吗？ 您能否查看原理图？

Apple Tang 说：

对3.3V 建议是否有任何反馈？  [/报价]

我已经向我们的客户推荐了这款产品。

由于"电源设计注意事项"部分详述的注意事项会影响1.5V 内核电源、我建议客户也查看1.5V 内核电源。

此致、

大辅

[/quote]

您好、Paul-San、

虽然还没有检查每个电源的流耗、但也检查了上电时的电压波形、包括1.5V 内核电源。

引导成功和失败时、PLLF 电压不同。
以下主题中发布了一个类似的问题、我们的客户怀疑器件后出现了故障。

e2e.ti.com/.../3235246

在 PLLV 由独立3.3V 电源供电的情况下、还会检查电压波形。

此致、

大辅

我今天将介绍这些内容。

--保罗  

您好、Paul-San、

我们已经检查了每个电源在上电时的电流消耗。

对于3.3V 电流消耗：

对于1.5V 电流消耗：

user6000446 说：

引导成功和失败时、PLLF 电压不同。
以下主题中发布了一个类似的问题、我们的客户怀疑器件后出现了故障。

e2e.ti.com/.../3235246

[/报价]

在上面的主题中发布的问题发生在负温度环境中、我们的问题也在负温度环境中100%的时间发生。

此致、

大辅

感谢您提供更多详细信息。

那么1.5v 内核(错误标记的 I/O？) 器件启动时电流看起来为标称值(~300mA)、但未启动时电流仅为~50mA -这可能是由于器件未启动。  

很难判断3.3V I/O 电流值是多少、但在两种情况下看起来都是相同的。

在原始示波器截图中、我没有看到任何明显的东西可以解释3.3V I/O 上的缓慢斜坡。

由于客户已完成 A/B 交换、显示处理器问题。  

是否所有电路板都出现了来自同一批次的处理器的问题？ 您能否提供标记的详细信息？

从哪里购买了故障主板上的处理器？   

当不处于负温度时、故障电路板启动是否正常？  

设计投入生产多长时间？ 存在 问题的电路板是否进行了任何设计更改或组件更新？  

我将检查链接的线程是否有任何结论。  

保罗  

您好、Paul-San、

感谢您的答复。

Apple Tang 说：

所有主板是否都显示同一批次的处理器出现了问题？ 您能否提供标记的详细信息？

大约300个器件中 的5个器件存在此问题、它们具有以下两种类型的"批次跟踪代码"。

"C13-18CDLOW"
"C13-02C2SGW"

Apple Tang 说：

从哪里购买了故障主板上的处理器？

所有 器件 都从我们这里购买。

Apple Tang 说：

无法在负温度下启动的主板是否正常？

它们在非负温度环境中不会出现故障。

所有具有此设计的电路板均在2022年制造。

Apple Tang 说：

我正在检查链接的线程是否有任何结论。  [/报价]

我们的客户怀疑具有上述"批次追踪代码"的器件有缺陷。

此致、

大辅

看起来我们没有针对该系列处理器的故障分析的器件返回结果、因此没有针对链接线程的结论。  

您能否确认问题电路板和良好电路板之间的3.3V 电流是相同的？ 实际电流值是多少？   斜坡肯定是不同的原因、通常是负载。 了解缓慢斜坡的根本原因听起来很关键。   

只需再次确认，更换不良主板上的处理器即可解决问题，并将处理器从不良主板移到良好的主板上会导致良好的主板出现故障？  

--保罗

您好、Paul-San、

感谢您的答复。

斜坡不同的原因是、测试中使用了由 DSP 板外部提供的3.3V 电源、并使用了具有快速上升时间的3.3V 电源。

加电时使用具有快速上升时间的3.3V 电源的波形如下所示。

在这种情况下、故障电路板也可以成功启动、但 PLL 反馈输出(PLLF)的行为与成功电路板的行为不同。 PLLF 在成功电路板上的3.3V 电源之后出现上升、但在故障电路板上的1.5V 电源出现上升。

PLLF 在1.5V 电源电压下上升是否表示器件发生故障？

此致、

大辅

因此、 对于良好的电路板和不良的电路板、测得的3.3V 斜坡是相同的？

测得的唯一良好/不良之间的差异是 PLLF？  

Apple Tang 说：

只需再次确认，更换不良主板上的处理器即可解决问题，并将处理器从不良主板移到良好的主板上会导致良好的主板出现故障？  

[/报价]

您能(重新)确认吗？  

--保罗

user6000446 说：

我会询问我们的客户，他们是否已确认将处理器从坏的主板移到好的主板会导致好的主板出现故障。

需要在完成 AB 交换测试时检查此情况  

--保罗