[参考译文] DRA821U：询问如何设置 CPSW5g 的 RGMII。

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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1358741/dra821u-inquiry-about-setting-up-rgmii-of-cpsw5g

器件型号：DRA821U

您好

RGMII H/W 配置如下。

PHY 连接到 CPSW5G 中的端口1。

它将用作本机以太网方法。

我按如下所示设置 DTS 配置、因此、请复查它。

&{/} {
  aliases {
    ethernet1 = "/bus@100000/ethernet@c000000/ethernet-ports/port@1";
    ethernet2 = "/bus@100000/ethernet@c000000/ethernet-ports/port@2";
    ethernet3 = "/bus@100000/ethernet@c000000/ethernet-ports/port@3";
    ethernet4 = "/bus@100000/ethernet@c000000/ethernet-ports/port@4";
  };
};

&cpsw0 {
  status = "okay";
  pinctrl-names = "default";
  pinctrl-0 = <&rgmii1_pins_default>
};

&cpsw0_port1 {
  status = "okay";
  phy-handle = <&cpsw5g_phy0>;
  phy-mode = "rgmii-rxid";
  mac-address = [00 00 00 00 00 00];
  phys = <&cpsw0_phy_gmii_sel 1>;
};

&cpsw5g_mdio {
  status = "okay";
  pinctrl-names = "default";
  pinctrl-0 = <&mdio0_pins_default>;
  bus_freq = <1000000>;
  #address-cells = <1>;
  #size-cells = <0>;

  cpsw5g_phy0: ethernet-phy@0 {
    reg = <0>;
    ti,rx-internal-delay = <DP83867_RGMIIDCTL_2_00_NS>;
    ti,fifo-depth = <DP83867_PHYCR_FIFO_DEPTH_4_B_NIB>;
    ti,min-output-impedance;
};

&main_pmx0 {
  mdio0_pins_default: mdio0-pins-default {
    pinctrl-single,pins = <
      J721E_IOPAD(0xa8, PIN_OUTPUT, 5) /* (W19) UART8_TXD.MDIO0_MDC */
      J721E_IOPAD(0xa4, PIN_INPUT, 5) /* (W14) UART8_RXD.MDIO0_MDIO */
    >;
  };

  rgmii1_pins_default: rgmii1-pins-default {
    pinctrl-single,pins = <
      J721E_IOPAD(0x4, PIN_INPUT, 4) /* (AA17) RMII1_RXD0.RGMII1_RD0 */
      J721E_IOPAD(0x8, PIN_INPUT, 4) /* (Y15) RMII1_RXD1.RGMII1_RD1 */
      J721E_IOPAD(0xc, PIN_INPUT, 4) /* (AA20) RMII1_CRS_DV.RGMII1_RD2 */
      J721E_IOPAD(0x10, PIN_INPUT, 4) /* (Y17) RMII1_RX_ER.RGMII1_RD3 */
      J721E_IOPAD(0x1c, PIN_INPUT, 4) /* (AA19) RMII1_TXD1.RGMII1_RXC */
      J721E_IOPAD(0x14, PIN_INPUT, 4) /* (Y16) RMII1_TXD0.RGMII1_RX_CTL */
      J721E_IOPAD(0x30, PIN_OUTPUT, 4) /* (Y18) MCAN2_TX.RGMII1_TD0 */
      J721E_IOPAD(0x34, PIN_OUTPUT, 4) /* (Y19) MCAN2_RX.RGMII1_TD1 */
      J721E_IOPAD(0x38, PIN_OUTPUT, 4) /* (Y21) MCAN3_TX.RGMII1_TD2 */
      J721E_IOPAD(0x3c, PIN_OUTPUT, 4) /* (W16) MCAN3_RX.RGMII1_TD3 */
      J721E_IOPAD(0x44, PIN_OUTPUT, 4) /* (Y20) MCAN4_RX.RGMII1_TXC */
      J721E_IOPAD(0x40, PIN_OUTPUT, 4) /* (W15) MCAN4_TX.RGMII1_TX_CTL */
    >;
  };
};

是否有任何问题或需要添加的内容？

此致、

渡岘

1 年多前

0 admin 1 年多前

TI__Guru**** 2560390 points

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您好！

Unknown 说：
是否有任何问题或需要添加的内容？

上述器件树更改正常。

此外、确保在 MCU2_0上未启用以太网固件。

此致、
苏德黑尔

0 admin 1 年多前

TI__Guru**** 2560390 points

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您好！

我将使用4个 PCIe 通道与 PCIe 开关进行连接、这是否会影响 RGMII 的使用？

此致、

渡岘

0 admin 1 年多前

TI__Guru**** 2560390 points

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您好！

Unknown 说：
我正在使用4个 PCIe 通道与 PCIe 交换机连接，这是否会影响 RGMII 的使用？

否、PCIe 使用串行器/解串器通道。
RGMII 线路独立于串行器/解串器。

如果您需要 QSGMII/SGMII、则不能因为您计划用于 PCIe 的所有4个通道。

此致、
苏德黑尔

0 admin 1 年多前

TI__Guru**** 2560390 points

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您好！

感谢您的快速响应。

此致、

渡岘

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