• 状态
  • 已锁定 已锁定
  • 回复 3 回复
  • 订户 0 订户
  • 视图 217 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TDA4VH-Q1：PROC141E3 TI EVM 板中的平衡 T 拓扑布线方法

admin
Guru**** 2551110 points
Other Parts Discussed in Thread: TDA4VH-Q1

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1359970/tda4vh-q1-balanced-t-topology-routing-method-in-proc141e3-ti-evm-board

器件型号：TDA4VH-Q1

鉴于我们 在项目中使用的是 TDA4VH-Q1 IC 、对于该项目、我们指的是"PROC141E3 TI EVM 板"。

下面我们找到了在 TI 电路板中针对内层(lyr3、lyr12和 lyr14)采用平衡 T 拓扑进行布线的基极、目标和实际阻抗。

-基阻抗33欧姆(SE):  目标:66欧姆(SE)实际:53 欧姆(SE)

-基阻抗40欧姆(SE):  目标:80欧姆(SE)实际:53 欧姆(SE)

- 66欧姆的基极阻抗(DIF ):  目标:132欧姆(DIF )实际:102 欧姆(DIF )

 

所以现在我们的查询是:-

  1. 是否考虑过内层中实现的实际阻抗容差？
  2. 如果我们按照相同的方法操作、它是否会影响这些传输线(CA_0-5、CK_0、1、CK_C、T)？
  • 0
    TI__Guru**** 2551110 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您是否想了解 PCB 布线的阻抗控制容差？  我认为制造说明书中规定了所有阻抗都应在+/- 10%范围内匹配。

  • 0
    TI__Guru**** 2551110 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Robert：

    根据上述声明、我们查看了 TI PROC141E3 EVM 板、 但对于以下所列的阻抗、容差为+/-10%。

    序号 信号名称 基极阻抗 目标阻抗 实际阻抗 容差
    1 CA0至 CA5   33 Ω(SE) 66 Ω(SE) 53 Ω(SE) ？
    2 CKE0、CKE1 40 Ω(SE) 80 Ω(SE) 53 Ω(SE) ？
    3 CK_T、CK_C 66 Ω(DF) 132 Ω(DF) 102 Ω(DF) ？

    因此、我们想问、在实现这些实际阻抗时、您考虑了哪些容差？
     它是否会影响我们电路板中的这些传输线路(CA_0-5、CK_0、1、CK_C、T)？

  • 0
    TI__Guru**** 2551110 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    由于 PCB 布线宽度限制、很难实现 T 分支阻抗。  我们建议您在 PCB 布线宽度允许的情况下尽可能接近目标阻抗、并运行仿真以了解信号的行为。  T 分支非常短、通常一些级别的阻抗变化是可以接受的。  您已经记录了 我们 EVM 的 T 分支上的布线阻抗变化、信号波形是可以接受的。