Sitara 处理器中的 DDR 控制器和 PHY 是一种灵活接口、可与 LPDDR4或 DDR4搭配使用。 有许多设置可用于微调 此接口上的信号时序。 这些设置包括 ODT 选项、上拉、下拉、温度等 IBIS 建模可用于微调给定 PCB 的选项集。 尽管如此、了解各种 IBIS 模型与相应寄存器配置选项之间的映射对于正确实现这一点至关重要。 本文旨在帮助弥补 这一差距、以便用户可以在仿真中正确地对其存储器接口建模。
注意：TI 不支持通过 IBIS 仿真进行时序分析。 相反、我们鼓励客户使用 IBIS 模型进行信号完整性(SI)分析。 至于时序、 请遵循 TI.com 上产品页面上 DDR 电路板设计和布局布线指南中的布线指南和长度/偏斜匹配要求。
IBIS 结构
在器件的 IBIS 文件(请参阅器件的产品页面查看 IBIS 文件)中、器件上的每个引脚都列出了相应的模型选择器。 例如：
[PIN] Signal_name model_name
K5 DDR0_A0 DDR_SE
R1 DDR0_CK0 DDR_DIFF_P
P1 DDR0_CK0_N DDR_DIFF_N
地址和数据位是单端 IO (DDR_SE)的示例。 时钟和 DQS 是差分 IO (DDR_DIFF_P 和 DDR_DIFF_N)示例
在文件的后面、每个模型选择器将为给定的 IO 单元提供多个可用模型。 例如：
[模型选择器] DDR_SE
具有40欧姆上拉和40欧姆下拉强度的 LPDDR4_OCD_40p_40n_lt 驱动器、最大压摆率
具有48欧姆上拉和48欧姆下拉强度、最大压摆率的 LPDDR4_OCD_48p_48n_lt 驱动器
具有60欧姆上拉和60欧姆下拉强度、最大压摆率的 LPDDR4_OCD_60p_60n_lt 驱动器
等等
[模型选择器] DDR_DIFF_P
具有40欧姆上拉和40欧姆下拉强度、最大压摆率的 LPDDR4_OCD_40p_40n_p_lt 驱动器
具有48欧姆上拉和48欧姆下拉强度、最大压摆率的 LPDDR4_OCD_48p_48n_p_lt 驱动器
具有60欧姆上拉和60欧姆下拉强度、最大压摆率的 LPDDR4_OCD_60p_60n_p_lt 驱动器
等等
上述每种模型都对应于给定一组特定配置选项的 IO 单元行为
寄存器映射
每种型号都有以下结构：
对于写入：
_OCD_ _ _
对于读取：
ODT_ _
| 参数 | 规格 | 该设计的链接 |
| LPDDR4或 DDR4 | DDR 类型 | |
|
|
LPDDR4为40 Ω、48 Ω、60 Ω 和80 Ω DDR4为34 Ω、40 Ω、48 Ω、60 Ω 和80 Ω |
阻抗 |
|
40 Ω、48 Ω、60 Ω、80 Ω、120 Ω、 240欧姆、LPDDR4关 34 Ω、40 Ω、48 Ω、60 Ω、80 Ω、 对于 DDR4、为120 Ω、240 Ω、关闭 |
终端 | |
| 温度 | LT (低温)、HT (高温) | 工作温度 |
带有 LPDDR4的 AM62Px EVM 在 SysConfig 的 DDR 寄存器配置中具有以下参数设置：
DDR 控制器：
DDR 存储器：
高温条件仿真将使用以下模型：
