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尊敬的 TI 专家：
如果您有关于定制电路板硬件设计的电路优化的具体建议或注意事项、请告诉我。
尊敬的电路板设计人员：
以下是 定制电路板硬件设计的电路优化的一些建议或注意事项。
•还可以使用属性 NO-1-8-v 限制 SD HS 速度模式 这会禁用切换到 UHS 速度模式(SDR104、DDR50、SDR50)所需的1.8V •ssdhci1 { •/* SD/MMC */ •VMMC 电源=<&VDD_mmc1>； •vqmmc-supply =<&vdd_sd_dv>； •pinctrl-names ="默认值"； •pinctrl-0 =<&MAIN_mmc1_PINS_DEFAULT>； •ti、驱动器强度欧姆=<50>； •DISABLE-WP； •NO-1-8-v；/*禁用所有 UHS 模式*/ }；
从抗噪性的角度来看、 建议在 eMMC 和 SD 卡定义范围的下限使用电阻值。 根据用例(首选)、可以保持在上端、以确保如果软件意外打开具有外部拉取的信号的内部拉取、则施加到信号的总拉取值不会降至规格中定义的最小值以下。
较低的值会导致噪声更难耦合到信号。 噪声耦合可能不是数据信号的大问题、但可能会导致时钟信号出现严重问题。 缺点是数据传输期间的功耗略高。 您必须小心谨慎操作、不要选择过低值。当驱动信号时、拉电阻器引入的直流电流会在输出缓冲器中导致压降过大、产生的信号摆幅不会被拉至 VIL 以下或 VIH 以上。
当使用10K (提高抗噪性能)外部上拉电阻时、确保未配置内部上拉电阻。
每项建议的更多建议和细节将不断更新。
此致、
Sreenivasa
请参阅以下其他建议。
内部拉电阻器很弱、 在某些工作条件下可能无法提供足够的电流来保持有效的逻辑电平。 当连接到具有 相反逻辑电平泄漏的元件时、或者当外部噪声源与连接到 仅由内部电阻器拉至有效逻辑电平的焊球的信号布线耦合时、可能会出现这种情况。 因此、 建议使用外部拉电阻器在具有外部连接的焊球上保持有效的逻辑电平。
许多器件 IO 默认处于关闭 状态、并且可能需要外部拉电阻器才能将任何所连接器件的输入保持在有效逻辑状态、直到软件初始化相应的 IO。 引脚属性表的"复位 RX/TX/PULL 期间的焊球状态"和"复位 RX/TX/PULL 后的焊球状态"列中定义了可配置器件 IO 的状态。 任何输入 缓冲器(RX)关闭的 IO 都可以浮动、而不会损坏器件。 但是、任何已 打开输入缓冲器(RX)的 IO 不得浮动到 VILSS 和 VIHSS 之间的任何电位。 输入缓冲器可以进入高电流状态、如果允许在 这些电平之间浮动、则可能会损坏 IO 单元。
如果 OSPI 信号上没有外部拉电阻、OSPI 输入将在上电后悬空、直到 ROM 引导配置处理器 IO。 悬空输入可能会使 OSPI 器件处于意外状态、从而在此期间对 OSPI 器件中存储的数据执行不可预测的操作。 如果 OSPI 器件在产品的生命周期内承受这种情况的时间过长、则悬空输入还可能损坏 OSPI 输入缓冲器。 对于处理器输入缓冲器、肯定会出现这种情况。 启用输入缓冲器后、即使在短时间内处理器输入缓冲器也不得悬空、因为从 VDD 流经输入缓冲器流向 VSS 的击穿电流会在输入缓冲器长时间暴露于1/2 Vs 条件下时损坏输入缓冲器。 这就是为什么我们不允许任何输入信号转换所需的时间超过1000ns。 即使客户确定浮动输入不会损坏 OSPI 输入缓冲器、但允许芯片选择输入悬空也是一种非常糟糕的设计做法。 至少、如果有一个上拉电阻将 OSPI 器件保持在断电状态、则不必担心数据损坏。
上述说明可扩展至任何允许具有悬空输入的连接器件。
许多客户构建的核心模块都将 OSPI 闪存放置在附加(载波)电路板上。 客户不要在核心板上为数据信号设置任何上拉电阻。 在某些情况下、电源连接器和附加器件接口连接器不同。 任何建议供客户遵循。
您是否说 客户正在设计一个小型 PCB 组件、将处理器和一些其他组件插入到更大的主板上、并在主板上放置 OSPI 器件？
如果是、他们必须设计板对板连接器、以便信号可以从一个板转换到下一个板、而不会出现任何阻抗不连续的情况。 这意味着与所连接 OSPI 器件相关的电源和接地需要位于同一个连接器中并分配给引脚、以便信号具有受控阻抗基准、并且电源/接地路径具有低环路电感和小环路面积。
我们已经讨论了我关于在未使用的信号上不连接任何外部端接的问题。 这里也是一样的。 请参阅上文。
VDD_CORE 和 VDDR_CORE 应由同一电源供电、因此当 VDD_CORE 以0.85V 电压运行时、这些电压会一起斜升。 如果它们具有用于 VDD_CORE 和 VDDR_CORE 的单独电源轨(定序如下所示)、并仅将0.75V 更改为0.85V、它们会出现什么问题？
数据表中包含"VDD_CORE 和 VDDR_CORE 应由同一电源供电、因此当 VDD_CORE 以0.85V 电压运行时、这些电压会一起斜升"的注释、旨在指导系统设计人员在仅计划以0.85V 电压运行 VDD_CORE 时采用简单的实现。 这不是一项严格的要求。
只要两个电源解决方案不允许 VDDR_CORE 大于 VDD_CORE + 0.18V、就可以从单独的0.85V 电源运行 VDD_CORE 和 VDDR_CORE。 这是一项严格的要求。
如果在将 VDD_CORE 从0.75V 更改为0.85V 之前符合要求、那么为 VDD_CORE 和 VDDR_CORE 使用单独电源的原始设计很可能仍然符合此要求。 然而、系统设计人员负责在所有工作条件下确认是否符合该要求。
以下是选择或设计 SOC 电源架构时需要考虑的一些指南
