工具与软件：
我在 BBB 和它的 DDR3L 芯片之间使用一个分线板。 我已经验证内存芯片在没有分线板的情况下可以正常工作、但一旦连接了分线板、在内存初始化期间内存跟踪上会出现一些非常奇怪的行为。
RAM 初始化进程 应该是以这样 的方式启动的。
但请检查一下：我们可以 从上述过程中看到#1、其中 CE (蓝色)变为低电平。 700 ms 左右后、CK (黄色)开始运行。 不知道为什么、但在此期间 CE 仍然很低。 但是看到 CE 线路上的抖动恰好随着 CK 开始吗？ …、只有在 CK 停止后、CE 才会再次变为高电平1 μ s
我认为这种抖动可能来自插入器上的串扰… 我很难让 AD 中的串扰"计算器"正常工作。 但…计算器表明、由于分线板而导致的 CK 和 CE 线路之间的串扰应该忽略、大约为2mV 或3mV μ V 而抖动似乎不止此。 这可能是 ASIC 本身的串扰和电源电压波动的副产品、TI 将其视为可接受的量。 但我们不知道这一点。
但是、我有一部分想知道 SoC 是否无法在没有端接电阻器的情况下将 CK 和 CE 线路驱动在一起-因为虽然它们在 SI 方面提供帮助、但也应该在驱动方面提供帮助。 我不认为 DDR3中的驱动强度可能会有变化、但整体驱动问题会怎样呢？
奇怪的是、在 CK 停止且 CE 再次变为高电平后、SoC 会按照 RAM 的实际侦听方式或类似…μ s 的方法与 RAM 进行通信
此处是 CK (黄色)和 DMU (蓝色)。
这里是 CK (黄色)和 ADDR 布线(蓝色)。
CE 在此期间保持高电平、但 CK 不会运行、但您可以看到在第二个采样迹线(蓝色)上拉和下拉的部分中它会抖动几位。
有趣的是-您知道有时在引导失败的过程中、LED 有时会向上计数和向下计数、甚至在最初为电路板加电几分钟后也是如此？ 当这些 LED 发生这样的变化时、SoC 存储器控制器似乎想要尝试做一些事情、大概是重新初始化。 请参阅 CK (黄色)和 DMU (蓝色)。
我想弄清楚发生了什么。 当 CK 被拉至高电平时、CE 为什么保持拉低电平？ 就像 SoC 认为 CK 和 CE 都运行正常、那么在无法完成初始化时就会很奇怪？
端接电阻器的主要用途是防止反射和振铃。 在驱动器方面、它们实际上并没有这么大的作用、但同时、SoC 并非设计成绝对是最好的芯片。 它的设计很便宜。 TI 有一个文档、详细介绍了他们在器件本身中发生的错误、因此我今天将检查该文档、看看那里是否有任何值得注意的地方。 TRM 指出、由于芯片错误、一个特定的内存函数必须在软件中实现、但 irc 却相当晦涩难懂、与我们之前的作用无关…
有人对此有什么想法或建议吗？
