[参考译文] AM69：LPDDR4写入访问时的 DQS 到 DQ 偏差问题

您好！

由于美国感恩节假期、请预计下周回复。 我们的大多数工程师都是在周末度假的。

谢谢。

您好！

[quote userid="102452" url="~/support/processors-group/processors/f/processors-forum/1443471/am69-dqs-to-dq-skew-issue-with-lpddr4-write-access DQS 与 DQ 之间几乎没有偏差、DQS 与 DQ 似乎同相

LPDDR4存储器使用未匹配的 DQS-DQ 路径(在存储器内部)；因此在写入时、DQS 选通脉冲必须在 DQ 信号之前到达 SDRAM 焊球处、位值为 tDQS2DQ。 (范围可以是200ps 至800ps 之间的任何值)。

DQ 仅在 DRAM 内部锁存器处与频闪灯中心对齐、使用示波器/探头无法访问该锁存器。

此致、
Kevin

尊敬的 Daisuke-San：

[报价 userid="102452" url="~/support/processors-group/processors/f/processors-forum/1443471/am69-dqs-to-dq-skew-issue-with-lpddr4-write-access/5543723 #5543723"]

这是否意味着 DDRSS 寄存器配置工具 v0.11.0中的 tDQS2DQ 数量不正确？

如果是这样、如何在 DDRSS 寄存器配置工具 v0.11.0中设置 tDQS2DQ 的数量？

[报价]

否- DQS 和 DQ 之间的时序关系通过写入 DQ 训练设置、这在初始引导期间以及在任务模式期间定期执行。

[报价 userid="102452" url="~/support/processors-group/processors/f/processors-forum/1443471/am69-dqs-to-dq-skew-issue-with-lpddr4-write-access/5543723 #5543723"]

或者这是否意味着写入 DQS2DQ 培训未正常工作？

如果是、为什么 Write DQS2DQ 培训无法正常工作？

[报价]

否、这并不意味着培训无法正常工作。  我想说的要点是：

1. 用户无法探测存储器的内部锁存器观察到什么(它位于内部锁存器、DQ 必须与频闪灯中心对齐)
2. 任何在 PCB 上说明 DQS 与 DQ 的写入测量都将具有200到800ps 之间的一些延迟偏移、这可能会使 DQ 和 DQS "处于同相"的假象。  

我不知道在提供的波形期间总线上正在传输何种数据模式、但 DQS 和 DQ 之间似乎存在明显的延迟、因为 DQ 信号在 DQS 后同步码阶段仍在切换。

尊敬的 Kevin San：

感谢您的答复。

我知道在随附写访问过程中的波形没有异常。

[报价用户 id="102452" url="~/support/processors-group/processors/f/processors-forum/1443471/am69-dqs-to-dq-skew-issue-with-lpddr4-write-access "]我们的客户正在其定制电路板上对 LPDDR4执行合规性测试并发现写入访问存在问题。

我们的客户是否会错误地执行合规性测试？

例如、是否使用了不适当的数据模式？

此致、

大辅

尊敬的 Kevin San：

[报价 userid="102452" url="~/support/processors-group/processors/f/processors-forum/1443471/am69-dqs-to-dq-skew-issue-with-lpddr4-write-access/5548478 #5548478"]

我们的客户是否会错误地执行合规性测试？

例如、是否使用了不适当的数据模式？

[报价]

是否可以对写入访问执行合规性测试？

如果是、如何对写入访问执行合规性测试？

对于 tDQS2DQ 测量、至少在一次突发中、DQ 应在第一个位期间进行转换；否则、测量值可能不准确。

对于在第一个位期间转换的 DQ、数据模式是否应写入为交替1b 和0b？

如果您能给我一些建议、我将不胜感激。

此致、

大辅

尊敬的 Daisuke：

通常范围供应商提供在范围内运行的合规性软件。 它可以测量不同的参数。 像测量 DQ 眼图尺寸这样的事情可能很有意义。  (合规性软件示例： https://www.keysight.com/us/en/product/SW00DDRV/ddr-validation-license-suite.html )  

但是、如果您要比较写入期间 DQ 和 DQS 之间的时序关系、需要了解的是 DQS 和 DQ 在 LPDDR4存储器内没有偏差匹配、因此必须对 tDQS2DQ 是什么做出假设、而控制器应该对此进行适当的考虑。  

此致、
Kevin