[参考译文] AM1808：EMAC (RMII)通信故障

Paul、你好！

感谢您的答复。

我会将其与客户分享。

此致、
Kanae

Paul、你好！

我们的客户对您的答案有疑问。

保罗说;.
我不熟悉 RMII 基准时钟是如何在 AM18108器件中实现的,但它似乎同时作为输出和输入运行。

关于上述情况、在寄存器设置中、RMII_REF_CLK 从 AM1808输出到 PHY。
这意味着它似乎同时作为输出和输入运行。

保罗说;.
如果 AM1808器件向 PHY 提供时钟、并且时钟信号也环回到 AM1808、则可能会出现信号完整性问题、这是因为 LVCMOS 信号的源端具有步进功能、该功能发生在上升沿和下降沿、其幅度是因为 LVCMOS 信号的源端具有在上升沿和下降沿发生的步进功能、其幅度为 是输出缓冲器源阻抗相对于 PCB 布线阻抗的比率、持续时间是 PCB 布线延迟的2倍。

关于以上几点、我不明白 AM1808是为 PHY 提供50MHz 时钟、似乎没有将发送时钟反馈给 AM1808的某个引脚。
这只是表示 AM1808和 PHY 之间可能存在阻抗以及 PHY 器件引起的反射吗？
实际上、我想 CPU 的时钟输出中有一个阶跃导致了反射发生。

保罗说；
您可以在信号源端看到在捕获的每个波形中的阶跃。 该阶跃围绕具有零欧姆串联端接电阻器的1/2 Vs、随着串联端接电阻器值的增加、会进一步远离1/2 Vs。
AM1808输入缓冲器的开关阈值接近1/2 Vs。 因此、您需要选择一个将步进远离1/2 Vs 区域的电阻值、以尽可能降低 AM1808输入缓冲器看到多次转换并在内部 RMII 基准时钟上产生干扰的风险。

关于上述情况、我认为阶跃发生在2V 左右、这距离阈值电源电压的1/2 Vs 区域(1.65V)较远。
另一方面、输入 H 电平被指定为最小值2V、所以我认为在接近2V 时会有某种效应。
我知道消除阶跃很重要、但我知道上升阶跃和下降阶跃都应尽可能接近1.65。 是否有参考值？
此外、AM1808内部的 RMII 接收信号或 MAC 中是否可能会因时钟步进而丢失数据？

在本例中、我们不怀疑器件有缺陷、而是通过实验将阻尼电阻器从10Ω 更改为22Ω、以确认问题得到改进的原因。

此致、
Kanae

Paul、你好！
感谢您的支持。

保罗说；
与 RMII_REF_CLK 输出关联的 IO 单元还包含一个输入缓冲器。 将 IO 缓冲器连接到封装端子的片上焊盘也连接到输出缓冲器的输出和输入缓冲器的输入。 因此、为 PHY 提供时钟的同一时钟也将环回到片上焊盘、为内部 RMII MAC 电路提供时钟源。

我对我缺乏理解表示歉意、
RMII_REF_CLK 具体指的是哪个引脚？
您是否指的是 DP83822上的 TX_CLK？
此外、在哪个文档部分找到了上述信息？

发生问题的客户产品自2013年起一直在市场上销售、
并且终端用户的工作环境没有发生任何变化、例如设计发生了变化
或制造工艺变更时、自2013年起开始。
但是、目前已知、该缺陷突然出现在2023年制造的产品中
以及最近制造的产品中。
客户觉得时钟的步进波形是2013年才出现的、
该缺陷的原因最初存在于 RMII 中、并且在不同的 AM1808批次中该缺陷变得很明显。

此致、
Kanae

与 AM1808器件上引脚 W18关联的 IO 用于   RMII_REF_CLK 信号功能。

请参阅 AM1808 TRM 中标题为"EMAC 时钟图"的图、了解当 PINMUX15[3 ：0]设置为"1000"时、如何将器件配置 为 EMAC 和引脚 W18提供 SYSCLK7、或者当 PINMUX15[3：0]设置为"0000"时、可以使用外部50MHz 时钟为 EMAC 提供源。   

  说时钟信号通过 IO 调用环回到片上焊盘并返回器件时、我错了。 该旧器件似乎 设计为 通过内部路径将时钟直接发送到 EMAC、并在 PINMUX15[3：0]设置为"1000"时通过单独的并行路径将时钟通过输出缓冲器发送到连接的 PHY。

这种时钟拓扑消除了我之前关于 PCB 信号失真导致内部 EMAC 时钟干扰的问题。

您应查看连接的 PHY 附近的时钟信号质量、因为提供给 PHY 的时钟干净整洁非常重要。

如果 PCB 布线延迟过长、客户 PCB 可能会违反 AM1808器件上的最小设置和保持时间。  如果时钟信号在 PHY 附近很干净、建议用户重点测量相对于时钟的数据设置裕度和保持裕度。 请参阅器件数据表中标题为"EMAC RMII 的时序要求"的表格、了解数据设置和保持要求。

此致、
Paul

Paul、你好！

感谢您的答复。

请回复我们客户的以下简单确认。

在客户电路板上的 AM1808中将 PINMUX15[3：0]设置为"1000"。
RMII_MHz_50_CLK 的波形如下图所示。
测量点靠近 AM1808 W18引脚。

步进波形出现在2V 左右、输入 H 电平指定为最低2V、
我们假设在2V 左右存在某种效应。

如果以下波形是 RMII_MHz_50_CLK 的 IO 单元的输入缓冲器的输入、
是否有可能导致 AM1808内部 RMII 接收数据的数据损坏等问题？

正如我在第一篇文章中提到的、PHY 附近的波形(RMII_MHz_50_CLK)经确认正常、如下所示。

已确认没有问题(包括设置/保持)。

当然、我们的客户将针对此阶跃波形采取对策、
但请回答上述问题。

此致、
Kanae

Paul、你好！

感谢您的支持。
我会将其与客户分享。

此致、
Kanae

Paul、你好！

感谢您的支持。
下面是客户提出的另一个问题。

保罗说；
如果实际路径通过输出缓冲器和输入缓冲器循环、并且这些步骤发生在 VIL 和 VIH 之间、则 AM1808引脚附近观察到的阶跃电压很可能会在 EMAC 时钟上产生内部干扰。 为安全起见、我建议增加串联端接电阻值、直到 AM1808引脚上的阶跃在上升沿增加到高于 VIH、在下降沿减小到低于 VIL。

关于上述内容、毛刺脉冲阈值是否可能因批次而异？

我们的客户知道这种变化在器件规格范围内、但我们想确认、2022年之前的批次中不会出现这种现象、但2023年之后的批次中存在60%发生这种问题的概率。

此致、
Kanae

如果您确认 将 电压阶跃从1/2 Vs 移开即可消除新器件上的问题、我可能您的系统设计始终处在遇到问题的边缘、而新器件中的一小段工艺变化使问题发生的频率更高。 这意味着、使用旧器件构建的器件很可能会遇到相同的问题。   在  使用旧器件构建的装置上、可能偶尔会出现此问题、并且未意识到重新传输不良数据包。 您是否实际检查过旧产品的数据吞吐量以 了解是否有大量重新传输的数据包？

此致、
Paul

Paul、你好！

感谢您的支持。

保罗说；
"您是否实际检查过旧产品的数据吞吐量以了解是否有大量重新传输的数据包？"

我与客户确认了上述情况、并收到了以下回复。

"我们相信以前没有发生过这种情况、因为我们从未在受影响的波形显示中出现过问题
由于我们的产品存在这一缺陷(丢包)、我们无法验证是否存在大量重新传输的数据包。"

保罗说；
"新器件发生了微小的流程变化、因此这种情况发生的频率更高。"

如上所述、客户的系统设计始终处于此问题的边缘、在这种情况下、
问题是由批次之间的微小差异引起的、这是对的吗？
正如您评论的那样、客户已经采取措施来更改电阻值(从10欧姆更改为22欧姆)。

此致、
Kanae

Paul、你好！

请您就上述问题回答一下吗？

客户认为该故障是由于到目前为止电路板上缺乏利润所致、
而且、即使器件本身符合规格、它也无法处理批次的微小变化。
这种理解是否正确？

此致、
Kanae

您好  Kanae、

请注意、我们的器件专家上周不在办公室。

此致、

Sreenivasa