工具与软件:
尊敬的 TI 专家:
我们使用了基于定制电路板的 o AM6422。 当我们使用 ICSSG1配置的 CORE_CLK 和 ICSSG1_CORE_CLK -> MAIN_PLL2_HSDIV0_CLKOUT 300MHz 时、我们发现来自 OBSCLK0的 CLK 有时具有以下周期、

该偏差范围是否可接受? 您这边是否做过任何 PLL 性能测试?
此致
xixiguo
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工具与软件:
尊敬的 TI 专家:
我们使用了基于定制电路板的 o AM6422。 当我们使用 ICSSG1配置的 CORE_CLK 和 ICSSG1_CORE_CLK -> MAIN_PLL2_HSDIV0_CLKOUT 300MHz 时、我们发现来自 OBSCLK0的 CLK 有时具有以下周期、

该偏差范围是否可接受? 您这边是否做过任何 PLL 性能测试?
此致
xixiguo
与 OBSCLK0引脚关联的 IO 缓冲器仅设计为以200 MHz 的最大速率进行切换。 因此、 您需要 配置 obsclk0_mux 输出上的后分频器、以将该时钟的频率分频 为小于200 MHz 的切换速率。
我几个月前听到过一次走廊上的讨论、有人描述一个软件错误、该错误配置了 PLL、而这个错误导致 PLL 的一些频率输出不稳定。
我将重新分配该线程、该线程涉及的人员更深。 他应该能够帮助您 确认您是否具有旧的或新的 PLL 配置。
此致、
Paul
尊敬的 James:
感谢您的确认。
您能否帮助确认我的以下理解是否正确?
SYSFW 由 SBL 加载、并在 M3内核上运行。 因此、 PLL 编程的关键更新不仅包括在 SYSFW 启动过程中的 PLL 初始化中、还包括在 uboot 和内核(它将与 SYSFW 通信)中的 PLL 重新配置过程中? 这意味着我们需要将 Linux 端和 SYSFW 都升级到 SDK10、否则 SDK10中的 SYSFW 无法在 SDK9.2中的 Linux 下正常运行?
BR
xixiguo
尊敬的 James 和 Jim:
我找到了此处描述的 SDK10.1版本说明
可以在 SDK9.2上获取 PLL 更新、因此我将按照这一点首先更新 SYSFW、然后将所有 SDK 更新为10.1
BR
xixiguo