This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1454400/am69-pcie-refclk-connections
工具与软件：
我们的客户希望针对 PCIe 接口在外部输入 REFCLK、但希望 AM69和链路伙伴使用不同的时钟源。
布局指南未提及如何为 AM69和链路伙伴使用不同的时钟源。
Jacinto 7 LPDDR4电路板设计和布局布线指南(修订版 F) 3.3.1.3 REFCLK 连接
AM69和链路伙伴是否可以使用不同的时钟源？
此致、
大辅
是-器件技术参考手册(TRM、 链接)指出 PCIe 接口支持独立展频的独立参考时钟(SRIS)。 它还支持通用时钟-来自处理器或外部发生器。
您好！
感谢您的答复。
对于具有独立展频的单独参考时钟(SRIS)、是否有任何参考设计或布局指南？
J7 SoC 的布局指南未提及 SRI、因此非常不确定 AM69是否支持 SRI。
user6000446 说： J7 SoC 的布局指南未提及 SRI、因此令人高度怀疑 AM69是否支持 SRI。
抱歉、设计指南的标题拼写错误。
Jacinto7 AM6x、TDA4x 和 DRA8x 高速接口设计指南(修订版 A)3.3.1.3 REFCLK 连接
对于具有独立扩展的单独参考时钟(SRIS)、是否有任何参考设计或设计指南？
请尽快回答。 如果您能及时回复、我们将不胜感激。
否-我们没有任何使用单独参考时钟的示例。
如设计指南中所述、是否需要使用通用参考时钟？
Jacinto7 AM6x、TDA4x 和 DRA8x 高速接口设计指南(修订版 A)3.3.1.3 REFCLK 连接 "器件 PCIe 接口需要使用通用 REFCLK Rx 架构。"
是否不建议使用单独的基准时钟？
我看到、我们的大多数处理器 EVM 设计和客户设计中的 PCIe 在 RC 和 EP 之间共享通用的 REFCLK。 PCIe 规范支持使用单独的 REFCLK、但这种做法不太常用。
TI 能否在 E2E 中为 AM69提供具有单独参考时钟的 PCIe 设计？
我不清楚您的请求。 我们可以回答有关处理器与 PCIe 时钟相关的问题。
