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https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1459421/dra821u-q1-pcie-refclk-termination-resistors-disabled
工具与软件：
嗨、团队：
我记得在预量产 DRA821中、默认情况下不会禁用 PCIe REFCLK 终端电阻器。
您是否知道量产 DRA821U4T5BALMRQ1芯片是否将 PCIe REFCLK 终端电阻作为默认设置禁用？
此致！
Luke
尊敬的 Luke：
为 DRA829/TDA4VM 链接类似的线程： https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1178906/tda4vm-pcie-reference-clock-termination。
我通知 Robert、后者在前一个主题中为我提供了帮助、看看他对 DRA821是否有不同的评论。
此致、
Takuma
DRA821应与 DRA829/TDA4VM 相同-因此链接的 E2E 应仍然适用。
Rob / Takuma、
明白了、感谢您将我指向另一个线程！
Robert / Takuma、
关于这一问题的一个快速跟进步骤：
我知道 DRA821U 上默认禁用了端接。 即使是这种情况、在将时钟应用到 SERDES 时钟恢复输入之前、SERDES 轨仍然必须上电... 那么、如果我的客户从载板提供时钟、并发送到夹层卡上的 DRA821、他们仍然需要对载板上的时钟输出进行选通、对吗？
谢谢！
如果处理器未完全供电、则无法将时钟驱动到 REFCLK 引脚中、因此需要在器件通电之前将 CLK 选通/禁用。
完美、这就是我想的。
谢谢罗伯特！
