[参考译文] AM6442：USB 3.0差分阻抗和极性反转

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Other Parts Discussed in Thread: AM2434, AM6442, AM6412, AM6422, HD3SS3220

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1468918/am6442-usb-3-0-differential-impedance-and-polarity-reversal

器件型号：AM6442
主题中讨论的其他器件： AM6412、 AM6422 、AM2434、 HD3SS3220

工具与软件：

您好！

我正在设计使用 AM6442并具有 USB Type-C 连接器支持 USB 3.0的电路板。

对于许多器件、可以将 SSTX 和 SSRX 的差分阻抗设置为90Ω。但是、"高速接口布局指南"为 AM6442指定了95Ω、而其他一些器件指定了90Ω。这是否意味着设计有90Ω 阻抗的电路板将不起作用？指定95Ω 而不是90Ω 的原因是什么？

此外、以下文档指定检查 USB 3.0信号的极性："AM6442、AM6422、AM6412和 AM2434处理器原理图设计指南和原理图审阅检查清单"。

各种指南和 HD3SS3220数据表表明、可以反转 SSTX 和 SSRX 的极性。这是否意味着虽然许多器件允许极性反转、但 AM6442需要正确的极性连接？

示例：
将 USB Type-C 连接器的 SSRXP 引脚连接到 SSRXN 信号、将 SSRXN 引脚连接到 SSRXP 信号。
这是否可以接受？

感谢您的帮助。

此致、
TK0312.

9 个月前

0 admin 9 个月前

TI__Guru**** 2469210 points

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你好 TK0312

请参阅 TRM。

SERDES0似乎支持极性反转。

12.2.3.1.1串行器/解串器特性
SERDES 模块的特性包括：
•单通道 PHY 包括：
–发送和接收 I/O

串行器
–解串器
–时钟和数据恢复(CDR)单元
•通用模块(CMN)
–PLL
–控制器偏置
–引脚终端电阻器自动校准
–基准时钟输入缓冲器
–复位和启动管理
•物理编码子块(PCS)
–USB3.1 Gen 1 (5Gbps)
•
–PCIe 第1代(2.5Gbps)、第2代(5Gbps)
–QSGMII 规范版本1.2
–符号对齐
– 用于发送和接收路径的可选串行引脚极性反转
–位流重新排序
•物理介质连接(PMA)层
–发送均衡
–接收均衡
–支持动态眼图和浴盆曲线图、具有8位电压振幅分辨率、高达
1/64 UI 时间分辨率
–具有可编程图形生成和错误检测功能的数据路径 BIST
–用于线路端和并行端的串行比特流和并行字回送
–8位 ADC 提供数字化 ATB 测量结果
–支持 DC 和 AC JTAG (边界扫描)、符合 IEEE 1149.6标准

我正在内部与团队进行核实、并会向您提供最新信息。

此致、

Sreenivasa

0 admin 9 个月前

TI__Guru**** 2469210 points

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您好、Sreenivasa、

感谢您的答复。我现在知道清单的说明是"验证极性反转"。

原理图审阅
定制原理图设计请遵循以下列表：
1、USB3.0接口信号的连接,包括极性
2.连接 USB2.0接口信号
3. SERDES0_REXT 电阻的连接(包括值和容差)
4.连接所需的滤波器和去耦电容(按照 EVM 实施)
5.时钟端接和连接
6.根据建议提供交流耦合电容

此外、我注意到、我的上一个有关95Ω 和90Ω 差分阻抗差异的问题没有得到解决。请提供更多有关这方面的信息吗？

感谢您的帮助。

此致、

TK0312.

0 admin 9 个月前

TI__Guru**** 2469210 points

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你好 TK0312

谢谢你。

请参阅以下内容：

我们建议使用95 +/-5%这一通用值、因为此限值可用于 PCIe、SSUSB 和其他接口(SGMII)、因为此限值在这三者的限值范围内。

Sitara 高速

https://www.ti.com/lit/an/spraar7j/spraar7j.pdf

表 A-6. AM64x

Unknown 说：
对于许多器件、宜将 SSTX 和 SSRX 的差分阻抗设置为90Ω。但是、"高速接口布局指南"为 AM6442指定了95Ω、而其他一些器件指定了90Ω。这是否意味着设计有90Ω 阻抗的电路板将不起作用？指定95Ω 而不是90Ω 的原因是什么？

下面的说明可能会有所帮助。

矩阵

https://www.ti.com/lit/an/spracp4a/spracp4a.pdf

表3-3. USB3.1 (超高速)布线规格

此致、

Sreenivasa

0 admin 9 个月前

TI__Guru**** 2469210 points

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您好、Sreenivasa、

感谢您的答复。

我知道 AM6442的95Ω+/-5%规范是支持 PCIe、SSUSB 和 SGMII 接口、因为此值都在这三种限制范围内。我认为这是因为 SERDES PHY 是为95Ω 设计的。

这是否意味着在使用 AM6442时、使用95Ω 设计电路板是正确的方法？与90Ω 的 USB 3.0规范的差异是否会产生任何问题？

感谢您的帮助。

此致、

TK0312.

0 admin 9 个月前

TI__Guru**** 2469210 points

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你好 TK0312

谢谢你。

Unknown 说：
这是否意味着使用 AM6442时、使用95Ω 设计电路板是正确的方法？

我建议遵循 Sitara 高速设计、因为该实现方案会通过所有测试。

Unknown 说：
与90Ω 的 USB 3.0规范的差异是否会产生任何问题？

如上所述、实现方案将已完成所有测试。这不应该是一个问题。

此外、请阅读 SOC 数据表中的以下注意事项。 USB3接口符合标准。

7.7.9串行器/解串器 PHY 电气特性
注释
PCIe 接口符合 PCI ExpressBase 中规定的电气参数
规范修订版4.02014年2月19日。
注释
USB0实例符合 USB3.1超高速发送器和接收器标准
《通用串行总线3.1规范修订版1.0、7月》中定义的电气参数
26,2013。

此致、

Sreenivasa

0 admin 9 个月前

TI__Guru**** 2469210 points

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您好、Sreenivasa、

感谢您发送编修。我的所有问题都已完全回答、现在我对设计要求有了清晰的了解。

感谢您的帮助和提供的宝贵信息。

此致、

TK0312.

0 admin 9 个月前

TI__Guru**** 2469210 points

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你好 TK0312

感谢您的留言。非常感谢。

此致、

Sreenivasa

处理器（参考译文帖）

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