[FAQ] [参考译文] [常见问题解答] AM62L (AM62L32、AM62L31)定制电路板硬件设计–OSPI0接口实现(在 TMDS62LEVM 上)指南

尊敬的电路板设计人员：  

由我们的设备专家 Paul Eaves 提供指导和输入

我列出了(重点说明)将两个存储器器件连接到 AM62Lx OSPI0外设时、电路板设计人员需要熟悉并遵循的一些建议(预期和限制)。   

OSPI0接口

AM62lX 支持连接到

• x1内存设备
• x2内存设备

连接 x1存储器器件

连接到 x1存储器器件时、建议遵循在 AM64x、AM62x、AM62Ax、AM62D-Q1或 AM62Px 处理器系列 SK 中实现的 OSPI0接口方法。

连接 x2存储器器件

连接到 x2存储器器件时、建议遵循 AM62L 处理器系列 EVM 中实现的 OSPI0接口方法。

 两个 OSPI/QSPI 存储器器件之一必须提供连接到 AM62Lx OSPI0_DQS 输入的 DQS 输出。  该存储器器件将使用 AM62Lx OSPI0_CLK 输出作为时钟源、不使用 AM62Lx OSPI0_LBCLKO 时钟输出。  存储器器件将位于 OSPI0数据总线的远端。  存储器器件将能够以高数据传输速率运行、因为它位于信号布线的远端、不会遇到因残桩反射而导致的信号失真。

 第二个 OSPI/QSPI 存储器器件将仅在非 PHY 模式下运行(Tap SDR 或 Tap DDR)、因此存储器器件不需要 DQS 输出。  存储器器件将使用 AM62Lx OSPI0_LBCLKO 作为其时钟源。  存储器器件的放置位置应尽可能靠近数据总线的远端、并且在连接时不会在信号上引入任何残桩。  存储器器件应(需要)以较低的数据传输速率运行、因为它位于信号布线的中间、会遇到残桩反射引起的信号失真。  最大数据传输速率必须根据数据信号在特定的电路板布局布线实现中稳定所需的时间来确定。

正在配置 x2存储器器件

OSPI0外设需要配置为一次与一个存储器器件通信。  更改存储器器件时、需要缓慢地拆分通信通道、重置 OSPI0外设子系统、应用任何 AM62Lx IO 配置更改、并重新初始化 OSPI0外设以与另一个存储器件一同工作。  只有在 AM62Lx 引导序列期间才会发生存储器件更改、其中初始引导映像位于在 Tap 模式下运行的 QSPI 或 OSPI 存储器器件中。  系统引导后、操作系统将更改为以运行时存储的更快数据传输模式之一运行的 OSPI 内存设备。

时钟输出上的串联电阻

对串联电阻器没有具体要求、除非电路板设计人员执行信号质量仿真、并发现需要串联电阻器来解决信号失真问题。  如果连接远端的存储器器件的源阻抗明显低于信号布线阻抗、则远端可能需要串联电阻。

作为一种良好的设计实践、建议为靠近处理器时钟输出引脚的时钟输出配置一个串联电阻器

端接 OSPI0接口芯片选择、时钟、INT#和数据信号

这两个器件都有自己的片选和时钟信号。  

建议将存储器器件芯片选择拉至高电平、因为输入具有低电平有效功能。 建议的上拉电阻位置在输入附近、当信号未驱动时、该输入将悬空(在存储器器件附近)。   

建议将存储器器件时钟输入拉低。 下拉电阻的建议位置是在输入附近、当信号未驱动时、该输入将悬空(在存储器器件附近)。   

建议拉出存储器器件数据信号 D0..D7 (取决于使用的接口)。 由于信号是双向的、有时信号不由任何器件驱动、因此对于数据信号上的上拉位置没有偏好。  在这种情况下、如果没有上拉电阻器、所有器件输入将悬空。  数据信号与片选信号以及时钟信号最大的区别在于、数据信号的逻辑状态仅在由其中一个器件驱动时才相关。  因此、如果没有任何器件主动驱动数据信号、我们就不会担心噪声改变逻辑状态。  最大的问题是确保客户在连接任何拉电阻器时不会产生残桩。  每个拉电阻的一端应直接连接到其信号、电阻的另一端应连接到最近的适当电源轨。  我想说的基本是、连接拉电阻器所需的任何信号布线都应添加到电阻器的电源侧、而不是信号侧。

建议将 INT#(开漏输出)的上拉电阻放置在中断输入连接的处理器输入附近。  该电阻器需要接近悬空输入、以防止噪声改变其逻辑状态。  存储器器件上的 INT#引脚是输出、而不是输入。  

 连接2个 OSPI 或 QSPI 存储器器件

没有硬件原因阻止使用两个 OSPI 器件。  连接到总线远端的应配置为以更快的数据传输速率运行、并需要将其 DQS 输出连接到 AM62Lx OSPI0_DQS 输入。  另一个 OSPI 器件将以较低的数据传输速率在 Tap 模式下运行、因此其 DQS 可以保持未连接状态、因为 Tap 模式不使用该信号、AM62Lx 器件只有一个 DQS 输入。  可能需要考虑一些软件限制。  我们可能需要与软件团队讨论此主题。

 可以连接两个 QSPI 器件、但由于大多数 QSPI 器件没有 DQS 输出、因此数据传输速率可能存在进一步的限制。  因此、连接到总线远端的 QSPI 器件可能无法以与 OSPI 器件相同的速度运行、该器件具有 DQS 输出、而该输出可以连接 AM62Lx DQS 输入并用于捕获接收数据。  同样、可能还需要考虑一些软件限制。

建议的上拉或下拉值

建议参考 EVM 中的拉动电阻值作为起点。 电路板设计人员负责选择拉电阻值以满足其特定系统实现的要求。

 引脚附近放置拉电阻器

让我解释一下为什么将拉电阻器放置在悬空引脚附近会更好。  我们需要在芯片选择和时钟信号上使用外部电阻器来防止存储器输入悬空、因为与 OPSI 主机关联的 IO 默认处于关闭状态(不驱动)。  这些下拉电阻将在芯片选择和时钟信号上保持有效的逻辑状态、直到软件初始化 OSPI 主机和相关 IO。  在主动驱动信号时、很难引发可能导致问题的电位、因为信号对 VDD 或 VSS 的阻抗非常低。  如果噪声在未主动驱动时耦合到信号布线、则情况可能不是这样。  如果未主动驱动、噪声可能会在信号上引起电势、并且信号布线的最高阻抗端将出现最大电势。  将拉电阻放置在存储器器件附近可最大限度地减小在信号布线的存储器器件端可能感应的电压电势。  这使噪声更难在存储器器件输入端导致逻辑状态改变。  我们不希望噪声在存储器器件的片选输入端引起低电平有效状态、因为这会导致其执行不可预测的操作。  使用此连接拓扑时、噪声将在 OSPI 主机 IO 上产生更大的电势。  如果感应电势超过 IO 单元的绝对最大额定值限制、这可能会为 OSPI 主机 IO 带来问题。  如果发生这种情况、系统设计人员将需要找到一种方法来消除或减少噪声耦合

我们为 OSPI0或其他外设选择下拉而不是上拉的原因是什么？

因为在某些情况下、时钟在低逻辑状态下停止或暂停、并且 下拉选项与此逻辑状态一致。

此致、

Sreenivasa