[FAQ] [参考译文] [常见问题解答] AM625/AM623/AM620-Q1/AM62L/AM62A/AM62P/AM62D-Q1/AM64x/AM243x 设计建议/定制电路板硬件设计-数据表引脚属性和引脚连接相关问题

尊敬的电路板设计人员：  

请参阅以下内容：

引脚属性

我有许多 IO 都没有使用、是否有连接建议

具有专用功能的外设在不使用时具有连接要求。 有关连接未使用的外设的信息、请参阅处理器特定数据表的引脚连接要求一节。 连接要求包括连接电源和接口信号的建议。

当未使用时、具有替代功能的外设(处理器 IO)可在未指定连接要求时保持未连接状态。 焊盘配置可以是复位状态配置。

此外、请参阅连接要求一节末尾的注释。

是否有关于电源轨连接的建议？

请参阅 引脚连接要求部分开头的注释。

引脚属性表不同列的说明

请参阅引脚属性部分开头的说明列表。

将布线连接到 SOC IO (PADS)时、是否有关于连接的建议

当布线连接到处理器焊盘且未被主动驱动时、建议使用并联拉电阻。 拉极性取决于设计用例。 上电期间、处理器 IO 缓冲器关闭、IO 处于高阻抗状态、有效地用作拾取噪声的天线。 如果没有任何终端、IO 均为高阻抗。 高阻抗意味着、噪声很容易将能量耦合到浮动信号布线上、并产生可能超出建议工作条件的电势、从而在 IO 上产生电气过应力(EOS)。 处理器内部的静电放电(ESD)保护电路设计用于在将器件安装到 PCB 组件上之前防止对其进行处理。

建议为连接了布线的任何 IO 添加外部拉电阻

如果极少的 IO 具有测试点(TP)并且添加外部并联拉电阻是不可行的、请将其放置并使其远离噪声信号

是否要使用建议的拉动电阻值？

请参阅下文。

引脚连接

在引脚连接表中、建议为不同的 IO 连接单独的外部拉电阻器、是否有建议值

与这些引脚关联的 IO 单元始终配置为输入、并且没有内部拉电阻选项、因此必须始终由外部源将其拉或驱动至有效逻辑电平。

拉动电阻的值将取决于与输入连接的布线长度以及产品在最坏情况下的预期电气噪声环境。  客户需要选择一个不允许噪声改变信号逻辑状态的电阻值。  如果保持信号布线较短并将电阻放置在处理器附近、则他们可以使用47k 拉电阻。 使用较小的值(如10k 或甚至更小)的唯一缺点是、如果它被拉至其他逻辑状态、则需要额外的功耗。  然而、如果较小的值只是用作永久性打结、那么它不应产生任何负面影响。

信号名称：与焊球相关的所有专用和引脚多路复用信号功能的信号名称。

数据表只定义了引脚电平信号的复用。  它未定义在 PRU 等外设逻辑功能内实现的任何信号多路复用。  请参阅下面插入的数据表注释。

                            注释
许多器件引脚支持多种信号功能。 一些信号功能是通过 与引脚关联的单层多路复用器来选择的。 其他信号功能通过两 层或更多层多路复用器进行选择、其中一层与引脚 相关联、其他层与外设逻辑功能相关联。
引脚属性表仅定义引脚上的信号多路复用。 有关 引脚信号多路复用的更多信息、请参阅 器件 TRM 器件配置一章中的焊盘配置寄存器部分。 有关与外设信号 多路复用相关的信息、请参阅器件 TRM 中相应的外设章节。

此致、

Sreenivasa