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您好支持团队:
我们为每个单独的 ADC 通道(通道 A、通道 B、通道 C、通道 D)设计了一个具有相同前端链的定制 AFE7900板。 每个通道的频率范围为35 -60 MHz。 所有通道都具有相同的传输线路长度和集总元件。
我使用 ZCU102 FPGA 板捕获每个通道的 IQ 数字数据。 根据捕获的数字 IQ 数据、我计算了通道 A 和 B、通道 A 和 C、通道 A 和 D、通道 B 和 C 之间的相对相位差
根据计算结果、我发现存在一些固定相位差延迟、如下所示
当我为通道 A、通道 B、通道 C 和通道 D 提供相同的射频输入、并且与函数发生器具有0度的相位差时。 以下是通过计算(Q/I)的逆 tan 和(Q/I)的通道 A 反向 tan 的相位差从捕获的 IQ 中获得的结果-(Q/I)的通道 B 反向 tan。
35 MHz =通道 A -通道 B = 2.3度
45 MHz =通道 A -通道 B = 5°
60 MHz =通道 A -通道 B = 7.7度
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35 MHz =通道 A -通道 C = 2.8°
45 MHz =通道 A -通道 C = 5.2度
60 MHz =通道 A -通道 C = 8°
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35 MHz =通道 A -通道 D = 2°
45 MHz =通道 A -通道 D = 3.8度
60 MHz =通道 A -通道 D = 5.5度
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35 MHz =通道 B -通道 C = 0.4°
45 MHz =通道 B -通道 C = 0.8°
60 MHz =通道 B -通道 C = 2°
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当我提供具有0度相位差的相同射频输入时、这种固定相位差变化的原因可能是什么? (因为我们已经为 JESD 串行器/解串器线路进行了适当的长度匹配、并且所有4个输入射频通道在传输线长度和元件方面都是相同的)。 AFE7900内部是否有任何方法可以补偿相位差?
请您就此提供指导。 这对我们很重要、因为我们要根据捕获的 IQ 数字数据测量相对相位。