工具/软件：
您好、David：
对迟来的答复表示歉意。 "PLL2被锁定"LED 亮起；但是、在芯片示波器中、在将 MASTER_RESET_n 置为无效后、qpll0_LOCKED 值不会变为3 我们有2个关键问题；首先、我们希望确认发光的 LED 是否明确表明 PLL2已锁定、或者尽管 LED 亮起、但芯片示波器中是否仍然存在导致问题的问题？ 此外、由于我们使用默认脚本和提供的文件、我们是否应该检查或修改任何特定参数来解决此问题？ 感谢您的帮助。
您好、
在 EVM 上、您可以探测串联电容器 C273或 C275的焊盘、这些焊盘靠近 LMK 输出。 下图指向电路板底部 LMK 旁边两个电容器的位置。
此致、
David Chaparro
您好、David：
感谢您的答复。 我们测试了 R309处的122.88 MHz 晶体振荡器和 C275 (1474.56 MHz)附近的 LMK 时钟、并以-45.16dBm 的极低功耗获得正确的 LMK 时钟频率、如下所示。 请告诉我们这是否是预期行为、如果不是、可能是什么原因导致此类衰减。
我们还观察到每次下电上电时 qpll 锁定行为的变化。 在某些情况下,qpll 会立即 锁定,但在下一次下电上电时它不会锁定,或者有时锁定时间过长,甚至在锁定和解锁状态之间波动。
在这种情况下、qpll 已为我们锁定、Latte 控制台中出现相应的错误：
在这种情况下、qpll 已锁定但随后再次解锁、以及运行 AFEConfig.py 脚本时 Latte GUI 中的相应错误：
无论芯片示波器中的 qpll 是否锁定、LMK PLL 都会锁定且时钟正确提供。 我们的问题之一是、由于 qpll 未锁定会由于 GT 中的四通道未接收到正确的时钟而导致 SERDES 通道错误、但我们不确定如何在我们的 FPGA 上检查该问题。 您能否向我们说明对 VIO 信号(qpll0)进行编程以锁定和更改其值时背后的逻辑？
感谢您的帮助。
您好、David：
我们已经探测了 C273和 C275、并在电容器的两侧都获得了1474.56 MHz 的时钟。 请您确认一下。
我们想进一步确认 Xilinx 收发器向导中的预期时钟频率已设置为184.32 MHz。 我们将与您共享以下所有收发器向导设置：
