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器件型号：AFE7900EVM主题： AFE7900 中讨论的其他器件
工具/软件：
您好、
我目前正在连接到 AFE7900EVM 的 Xilinx ZCU102 板上测试 TI JESD204 IP。
为了构建 Vivado 工程、我使用了以下命令：
ZCU102_AFE79xx_8b10b_10Gbps Latte 脚本示例
TI204C-IP-Release-v1.11-latest/reference_designs/zcu102_8b10b 中的参考设计文件
该设置使用 Vivado 2021.2 和 TI JESD204C IP 版本 1.11。
为了评估延迟、我通过将 JESD204 Rx 输入通道直接路由到 TI_204C_IP_REF.SV 文件内的 Tx 输出通道来执行环回测试、如下所示：
分配 TX_LANE_DATA =(ENABLE_LOOPBACK)？ rx_lane_data：tx_lane_data_sine；
我 向 RxB 输入端口 (J1) 施加了 5G、100MHz NR 信号、并在 TxB 输出端口 (J7) 测量了相应的延迟。
测得的总延迟约为 17.5µs 、如下图所示、似乎过高、即使考虑到 AFE7900 DDC/DUC 路径中的数字滤波级也是如此。
您能帮助我了解在环回测试过程中导致这种长延迟的原因吗？
我的目标是将总延迟降低到低于 1µs 。
使用 TI JESD204 IP 和 AFE7900 时、您有没有关于优化延迟的建议？
任何指导或见解都将非常感谢。
谢谢！
——Sangcheol
