工具/软件：
您好 TI 支持部门、
我使用 AFE 评估板的内部时钟。 我使用以下参数进行了一个可行的设计：
FPGA REFCLK = 184.32MHz
sysParams.FRef = 491.52
sysParams.FadcRx = 2949.12
sysParams.FadcFb = 2949.12
sysParams.Fdac = 2949.12*4
sysParams.ddcFactorRx =[16、16、16]
自由运行的时钟由 sys_clk (184.32MHz) 生成并使用 Xilinx 时钟向导转换为 100MHz。 此配置有效、并且出现了 JESD 链路。
现在我尝试更改到以下速率:
sysParams.FRef = 491.52
sysParams.FadcRx = 2457.6
sysParams.FadcFb = 2457.6
sysParams.Fdac = 2457.6*4.
sysParams.ddcFactorRx =[16、16、16]
在这种配置下、FPGA REFCLK 应为 153.6MHz、但我测量的是 155MHz。 从 sys_clk 生成的 100MHz 时钟也会高于预期值。 我还使用 153.6MHz 参考为 FPGA 编译了一个新的 GT IP、使得 JESD 通道速率为 10137.6MHz / 66。 即便出现这种情况、也不会出现链接、Latte 显示：
############ 器件 DAC JESD-RX 0 链路状态###########
通道 0 的 SERDES-FIFO 错误：1
CS 状态 TX0：0b00000000。 预计为 0b00000010
Buf 状态 TX0：0b00000001。 预计为 0b00000011
无法为器件 RX：0 获取链路；警报：0x1000
############ 器件 DAC JESD-RX 1 链路状态###########
通道 0 的 SERDES-FIFO 错误：1
CS 状态 TX0：0b00000000。 预计为 0b00000010
Buf 状态 TX0：0b00000001。 预计为 0b00000011
无法为器件 RX：1 获取链路；警报：0x1000
我的目标是能够动态更改 ADC 和 DAC 速率、调整 FPGA 端的 GT QPLL（通过 GT DRP）、并在 LMFS = 22810（旧映射，不是新映射）时保持 JESD 链路正常工作。
请告知：
在 FRef = 491.52 的这些速率下、153.6MHz REFCLK 是否有效？
什么是正确的方式来改变利率的飞行?