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器件型号：AFE7950工具/软件：
您好：
我实施了以下中所述的时钟： 关于 AFE7950：时钟和 SYSREF 架构、以实现确定性延迟 JESD204B 子类 1
我 在接收侧的 Rx 数据在 FPGA 中看到可变的踏频。 我主要看到 1/8 数据有效、这是预期的（时钟频率为 250MHz、<xmt-block1>Rx</xmt-block> Rate of<xmt-block2> 31.25MHz</xmt-block>）、Rx、但 31.25MHz但偶尔我看到的是 1/9 和 1/7、长期平均值为 1/8。
1.这是根据我如何向 FPGA 提供时钟来预期的吗？
2.有什么可以告诉我的加密 IP 核心的内部设计,以帮助我了解如何与该设计最好的接口? （异步 FIFO 等）
请注意、我的所有时钟均来自单个 PLL、并也锁定到 AFE7950 时钟源。
谢谢您、
Jesse