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器件型号：AFE7950工具/软件：
JESD204C IP — 在 QuestaSim 2024.3 中 RX 数据输出卡在零（在 ModelSim /Vivado 中工作）
您好：
我遇到了使用 TI JESD204C IP 加密模型时的仿真行为差异、该模型似乎特定于 QuestaSim 2024.3_1。 相同的设计在 ModelSim 和 Vivado XSim 中均正确仿真。
环境：
- 模拟器：QuestaSim 基本版 2024.3_1 (64 位、Linux)
- 以前工作: ModelSim（未指定版本）
- 也可以使用：Vivado XSim 2022.2
- 加密的 IP：
TI_204c_IP_questasim.svp - 目标器件： 带 GTH 收发器的 Xilinx FPGA
- JESD204 配置：8b10b 编码、4 个 RX 通道、4 个 TX 通道
问题描述：
所有 RX 数据输出信号（至）rx_lane_data_1rx_lane_data_4在 QuestaSim 中的整个模拟过程中都保持为零、而所有其他方面都能正常工作：
在队列中工作：
- 系统时钟和复位
- JESD204 同步信号（有效）
- 链路有效信号（置为有效）
- TX 数据路径（非零值）
- 物理 GTH 通道（RXP/rxn 显示活动）
在 QuestaSim 中不工作：
- RX 数据输出保持不变
32'h00000000
同一测试台在 ModelSim 和 Vivado XSim 中生成正确的非零 RX 数据。
编译详细信息：
使用 Vivado 生成的标准仿真流程： vopt –64 +acc=npr -L xil_defaultlib -L xpm -L XXXXXXX -L unisims_ver -L unimacro_ver -L secureip
从 Vivado 2020.2 编译的 Xilinx 库、以实现 QuestaSim 兼容性。
问题：
TI_204c_IP_questasim.svp和 QuestaSim 2024.3_1 之间是否存在已知的兼容性问题？- 是否有更新的
.svp文件可解决与较新的 QuestaSim 版本的兼容性问题？ - TI JESD204C IP 是否需要不同于 ModelSim 的特定 QuestaSim 编译选项或设置？
- 这是否与 QuestaSim Base Edition 处理加密 IP 的方式与以前的 ModelSim 版本不同有关？
其他信息：
JESD204 链路建立成功（通过监测 SYNC 和链路状态进行验证）、AFE 模型在串行通道上生成数据。 问题似乎与 TI IP 内核本身的数据路径输出隔离 — 数据在 QuestaSim 中输入但未退出、而相同的代码路径在 ModelSim /Vivado 中工作。
请求：
请提供以下建议：
- QuestaSim 2024.3 兼容性的已知问题
- 更新了加密的 IP 模型（如果可用）
- QuestaSim 的建议仿真设置
这阻碍了我们从 ModelSim 迁移到 QuestaSim 时的设计验证。
感谢您的支持。