主题：AFE7900 中讨论的其他器件
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您好：
我们正在努力在基于 FPGA 开发的 JESD204B 设计与 AFE7900 EVM 之间建立通信。 我们目前的情况如下：
FPGA RX 线路成功完成 CGS 和 ILA 状态、并在 CGS 状态之后将 SYNC 信号置为无效。 我们还能够看到来自 AFE 端的数据。
但是、当我们观察 FPGA TX 线路时、我们会看到该线路一直处于 CGS 状态。 AFE 侧的预期 SYNC 信号未置为无效。 此外、通过 Latte GUI 对 AFE 进行编程时、我们会遇到以下错误：
############ 器件 DAC JESD-RX 0 链路状态##########
CS 状态 TX0：0b10101010—预期值：0b10101010
FS 状态 TX0：0b00000000—预期值：0b01010101
无法为器件 RX：0 建立链路；警报：0x0
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############ 器件 DAC JESD-RX 1 链路状态##########
CS 状态 TX0：0b10101010—预期值：0b10101010
FS 状态 TX0：0b00000000—预期值：0b01010101
无法为器件 RX 接通链路：1；警报：0x0
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Latte 程序不会报告其他警报或错误。 我们还手动检查了相关寄存器、确认不存在其他错误。
为了更好地理解问题、我们移除了 AFE79 板并连接了环回卡。 在此测试中、我们的 FPGA 设计成功与环回卡同步、并且能够在 TX 和 RX 线路上观察到相同的数据模式。
因此、我们的主要问题是：为什么 AFE7900 EVM 的 JESD204B RX 接口无法与 FPGA TX 同步模式同步？
在确认环回卡正常工作后、我们使用 AFE7900 EVM 的 SERDES 环回功能尝试相同的测试。 我们没有按预期在 TX 和 RX 线上观察到连续的数据流、而是发现这两条线都没有显示任何数据活动、并且卡在一个恒定值。
在在线研究时、我们遇到了与 TI 的讨论（链接） 、似乎与我们遇到的问题非常相似。 但是、由于对话最终继续通过电子邮件进行、我们无法访问完整的详细信息。 这就是为什么我们直接与您联系。
我们非常感谢您对以下几点的建议：
-我们如何识别 AFE79 上与 JESD204 相关的错误？
-哪些寄存器可用于收集有关这些错误的更多信息并控制同步输出?
-在上面提供的 Latte 接口错误日志中、“CS state“和“CS state“究竟 FS 代表什么？ 我们检查了寄存器列表、但找不到定义、只有所需的值。 您对此有任何见解或建议吗？
-是否有必要完成 CGS 和 ILA 状态才能正确使用 SERDES 环回? 换句话说、RX 侧和 TX 侧是否都需要 SYNC 信号？
您可以分享的任何信息对我们来说都是非常有价值的。 提前感谢您的时间和支持。
此致、
