Other Parts Discussed in Thread: AFE7900EVM, AFE7900
器件型号： AFE7900EVM
主题： AFE7900 中讨论的其他器件
我使用 AFE7900EVM 板、连接到 ZCU102 评估平台。 收到这些板后、我使用 Latte 和 Vivado 完成了参考设计和设置。 我能够成功地看到 TXD 上的发送信号、并在使用 Vivado 捕获的数据中看到 RXD 的接收信号输入。
然后、我采用了 TI 参考设计并将其与 FPGA 工程相结合、从而能够从运行 Linux 的嵌入式 ARM 到 LMK 和 AFE 器件的 SPI 端口进行通信。 我更新为最新的 TI JESD204C IP 以使用 Vivado 2025.1。 我根据文档中的说明修改了 AFE7900EVM 硬件。 现在、SPI 端口与器件通信。 仍可通过 Vivado VIO 调试工具控制复位。 LMK 器件会配置并显示 PLL 已锁定。 当我按照启动文档中的顺序（释放 MASTER_RESET_n、释放 TX_SYNC_RESET_VIO）并使用从 Latte 获取的配置日志对 AFE7900 进行编程时、PLL 会指示 TX_SYNC 有效。 然后、当我释放 rx_SYNC_RESET_VIO 时、 rx_lmfc_to_buffer_release_delay 会指示值 43 或 44。 数据存在于 JESD 接口上、但样本没有意义。 它们只是交替值（–1、2、–1、2)。 当 RXD_IN 上存在 RX 信号时、这些位不会改变。 此外、~1807MHz 上不存在 TX 信号。
我已确认 Verilog 标头中的通道分配和极性位与原理图相匹配。 我还确认了 FMC 连接器的 GTH 器件引脚分配正确。 JESD 接口似乎已对齐。 我还尝试为 ADC 和 DAC 开启斜坡测试或 1010 交替测试。 我没有看到行为上的差异。 我已附加用于配置器件的 Vivado 源代码和配置 C 代码。 由于大小原因、我从源代码 zip 中删除了 IP、但用户可编辑的源应该都存在。
我不确定接下来要看什么。 如有任何帮助、我们将不胜感激。
谢谢、
Dave
