[参考译文] AFE7950EVM：多通道射频收发器中的时钟分配

尊敬的 Ajeet：

感谢您的答复。

根据您的回答、我提出了时钟树设计。

此配置是否适用于不同板之间的同步？

如果您有任何建议或更好的解决方案、请告诉我。

・每个 AD 板都有两个 AFE 和一个 FPGA、后跟一个用于聚合板之间数据的 FPGA 板。

・由于我们仅使用 RX 侧 AFE、采样频率为 2450MHz、因此我相信无需使用 TIDA-010230 中提到的 LMX2820。

此致、

小田岛和人

尊敬的和人：

您是仅具有基准输入频率 10MHz、还是可以更高、比如 100MHz 等等？

为什么我提出这个问题是因为基准输入频率较低、PLL 相位噪声将受到较高 N 分频器值 (N = fVCO/FPD) 的限制、并且总体抖动将增加。  

由于采样频率较低、因此可以使用 LMK04832、但其抖动约为 60fs、而根据 OSCin 频率、LMX2830 可以支持~35ps 范围内的抖动。  根据您 对 ADC SNR 的系统要求、将计算时钟抖动并选择时钟源。

关于建议的架构中的时钟同步、可以实现、LMK04832 可以生成所需的时钟频率。话虽如此、同步操作和单 PLL 与双 PLL（作为抖动清除器）取决于所使用的基准频率（（10MHz 或更高频率）。

我仍然不清楚唯一被圈出的 SYSREF 到 FPGA（这些 SYSREF 是如何生成的？） FPGA 到 FPGA JESD 时钟。 我认为、一旦 AFE 到 FPGA 同步完成、就可以发送 JESD 数据、并可以在内部完成 FPGA 到 FPGA 的同步。  

谢谢！

此致、

Ajeet Pal

尊敬的 Ajeet：

此时、我们仅考虑 10MHz 基准时钟。

但是、正如您提到的、我们担心相位噪声和抖动增加。

使用 LMX2820 时、它只有一个 SYSREF 输出。 将 SYSREF 信号分配到两个 AFE 的理想方法是什么？

此外、LMX2820 的抖动在哪里~？

此致、

小田岛和人

尊敬的 和人：

如果 10MHz 是唯一的参考时钟选项、则 LMK04832 可以在单 PLL 模式 (RMS 抖动~140fs) 下与 10MHz 搭配使用、也可以在具有 50Mz/PLL VCXO（在 OSCin 上）的双路 100MHz 中使用、抖动可以~100fs。

 。

为了改善抖动、LMX2820（~50fs，具有理想的基准噪声）可与 LMK04832 的基准时钟配合使用。 LMK04832 还有助于生成其他 FPGA 时钟。

时钟树建议为每个 AFE 包含单独的 LMX2820、这将生成 DCLK (2450MHz) 和 SYSREF。

LMX2820 显示了具有良好基准源和较高 FPD 频率 (200MHz)(~35fs) 的出色相位噪声/抖动。

谢谢！

此致、
Ajeet Pal