Other Parts Discussed in Thread: AFE7950
器件型号： AFE7950
您好：
我正在 Versal VCK190 评估平台上使用 TI-JESD204c IP。 我有一个配置、其中有 3 个 RX 通道和 2 个 TX 通道。 所有通道均以 24.75Gb/秒的线路速率运行、采用 64b66b 编码。 所有通道都使用 375MHz 的基准时钟。 我需要将该设计映射到 FPGA 上的单通道四路收发器。 这种配置与我们认为在 TI AFE7950 上处于有效工作模式的情况相对应。
如果我使用以下配置、则在 QuestaSim 中一切都可以正常工作：
1. 为具有 2 个通道的单工 TX 配置的 TI IP 的一个实例化
2. 为具有 3 个通道的单工 RX 配置的 TI IP 的一个实例化
3. 为具有 2 个通道的单工 RX 配置的 TI IP 的一个实例（仅限仿真，连接到#1）
4. 为单工 TX 配置的 TI IP 的一个实例、具有 3 个通道（仅限仿真，连接到#2）
#1 和#2 需要合成、#3 和#4 仅用于仿真。 #1、#2、#3 和#4 都是独立的 TI IP 单工实例、它们使用 Versal 收发器 IP 的单独单工实例。
我可以构建具有#1 和#2 的 FPGA、但 Vivado 不允许将#1 和#2 映射到同一个四路收发器、这是我公司的一项要求。
我创建了一个包含两个接口的新 Versal 收发器。 接口 0 是具有 3 条通道的单工 RX。 接口一是具有 2 条通道的单工 TX。 换句话说、我将#1 和#2 组合成一个 Versal 收发器实例。 我们称之为具有非对称 TX（2 个信道）和 RX（3 个信道）的双工实例化。 据我所知、通过创建一个具有一个单工 RX 接口（3 个信道）和一个单工 TX 接口（2 个信道）的 Versal 收发器、所有这些收发器都使用相同的线速率和参考时钟速率、可以将收发器映射到 FPGA 上的一个四通道收发器。 我仍在实例化 3 和 4 以进行仿真。
当我模拟双工收发器时、双工接收器锁定在 3 个 RX 通道上并接收数据。 但是、#3 从不会锁定在 2 个 RX 通道上。
您能帮助我使其正常工作吗？
让我感到困惑的一点是、Verilog 头文件 (jesd_link_params.vh) 允许用户定义 NUMBER_OF_RX_LANES 和 NUMBER_OF_TX_LANES。 我希望 NUMBER_OF_RX_LANES 为 3、NUMBER_OF_TX_LANES 为 2。 但是、包装器模块 (mgt_64b66b_wrap) 仅定义 NUM_LANES。
我想实例化 mgt_64b66b_wrap () 内的 Versal 收发器,它具有 (number_of_RX_lanes == 3) 和 (number_of_tx_lanes == 2 )。 可以这样做吗？ 如果没有、还有其他方法可以完成我需要做的事情吗？
此致、
Scott Geaghan
安检技术公司