您好!
通过 JESD 接口将 AFE7900EVM 与 ZCU102评估板连接,我们计划同时使用所有4个 ADC 通道,因此每个通道(低采样率 I、Q)的输出为1) I0、Q0 2) I1、Q1 3) I2、Q2 4) I3、Q3 (所有4个通道输出) 将通过 JESD 接口同时提供给 FPGA,对吧? 因为我们需要同步4通道 ADC 输出来处理变速器。
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您好!
通过 JESD 接口将 AFE7900EVM 与 ZCU102评估板连接,我们计划同时使用所有4个 ADC 通道,因此每个通道(低采样率 I、Q)的输出为1) I0、Q0 2) I1、Q1 3) I2、Q2 4) I3、Q3 (所有4个通道输出) 将通过 JESD 接口同时提供给 FPGA,对吧? 因为我们需要同步4通道 ADC 输出来处理变速器。
尊敬的 David:
感谢您的回答。
正如我在《JESD 接口指南》(https://www.ti.com/lit/wp/sbaa517/sbaa517.pdf?ts=1655265779242&ref_url=https%253A%252F%252Fwww.google.com%252F)中所介绍的、了解 JESD204B 和 JESD204C 之间的基本区别。 我了解的是 JESD204C 是具有高速通道速率的更高级版本。
由于我们的主要要求是将4个同步 ADC 通道与 FPGA 结合使用并同时接收同步采样数据、因此我们还可以使用另一个具有单个 ZU102的 AFE7900EVM 将同步4个通道增加到8个 ADC 通道。
我们的主要要求是将每个 ADC 与最小可能采样率(1500 MSPS)和最大抽取率(48倍)配合使用,以便每个 ADC 的 I 和 Q 输出速率(31.25 MSPS)尽可能低。
此外,对于同时到达 FPGA 的样本,8个通道的总 I、Q 速率为500MSPS,4个通道的总 I、Q 速率为250MSPS。
因此、JESD204B 和 JESD204C 都具有确定性延迟启用选项。 您能否建议哪种接口标准 JESD204B 或 JESD204C 更适合我们的上述要求?