[参考译文] DAC38RF82：DAC 的 SYNC 引脚正在切换。

Deva、

SYSREF 的频率是多少？ 您的 PLL LF 电压是多少(寄存器0x6)？ 您能否仅使用 NCO 生成有效的输出音调？ 此测试将验证 DAC 时钟是否设置正确、SPI 是否工作、所有电源轨是否正常。  

此致、

Jim   

尊敬的 Jim：

   现在 、为了验证 JESD 链路、我们不使用 sysref 脉冲。

PLL LF 电压为4。 我们已将 PLL 输出路由到 CLKTX 引脚、 将串行器/解串器 PLL 输出路由到 ALARM 引脚、两个 PLL 均正常。

我们只 能使用 NCO 生成 DAC 输出。

此致、

Deva

Deva、

DAC38RF82仅在子类1模式下运行。 SYSREF 是必需的。 该器件需要至少2个 SYSREF 脉冲来同步内部计数器和逻辑块。

随附的是 TI EVM 在使用您的设置进行操作时使用的寄存器设置。

此致、

Jim

e2e.ti.com/.../E2E_5F00_841_5F00_840_5F00_ref_5F00_PLL_5F00_8400_5F00_Fs.cfg

您好、Jim、
给出了 sysref 脉冲、频率为1.640625Mhz。  同步引脚被切换时。
现在、DAC 的突然同步引脚始终驱动为低电平。 我们未更改配置文件。 以进行测试
我们从 FPGA 生成了7位 PRBS 代码并在 DAC 中配置了 DTest、TESTPATT (010)的串行通道。
ALARM 引脚正在切换。SerDes 测试是否通过。   

此致、

Deva

SYSREF 是作为脉冲发送还是作为连续信号发送？ 请尝试附加的测试以验证是否正确采样 SYSREF。 e2e.ti.com/.../SYSREF-sampling-test-using-NCO.docx

您好、Jim、

SYSREF 是连续信号。 我们已使用 NCO 测试了 SYSREF 采样。它按照您所附的文档工作。

同时、串行器/解串器测试警报引脚正在切换。 请为我们提供有关此问题的支持。 有关出详图、请参阅上一条消息。

此致、

Deva

Deva、

您将 DAC 连接到什么 FPGA？ 如果是 Xilinx、您是否申请了免费的 JESD204B/C IP TI 产品？ 这也附带了示例。

此致、

Jim

您好、Jim、

我们使用的是 xcku060-ffva1156-2-I (kintex UltraScale)。 我们不使用 JESD204B IP 内核、而是使用收发器内核。

我们已执行串行器/解串器通道测试和 JESD 短路模式测试。 这些测试用例已通过。

从 FPGA 传输正弦波时、我们在 DAC 寄存器中观察到8b/10b 视差和 FIFO 写入错误。

DAC 的 SYNC 引脚正在切换。

虽然驱动来自 FPGA 的恒定 I 和 Q 数据、但我们仅观察到 FIFO 写入错误。 DAC 的 SYNC 引脚也保持稳定。

我们使用连续 SYSREF 脉冲。 SYSREF 频率为1.640625MHz。

仅使用 DAC 的 NCO，我们从 DAC 获取了输出，但功率级别非常低(-32dBm)

DAC 时钟                            ：840Mhz

DAC PLL 时钟(采样时钟) ：8400Mhz

LMFS                                    ：8411

k                                         :32.

RBD                                      :32.

JESD 链路                                ：双链路

内插                          ：x16

每个  DAC 的 IQ 对                    ：1.

生成频率                    ：4GHz

 观察到的功率级别                ：DAC 输出端为-32dBm。

请仅使用 NCO 为 DAC 的8b/10b 视差误差和功率级别提供解决方案。

此致、

Deva

Deva、

什么是“生成的频率：4GHz？ 这是您期望的串行器/解串器速率还是 NCO 输出？ 串行器/解串器速率应为5250Mbps。  

当我将 NCO 设置为100MHz 时、输出为760mV p-p  

此致、

Jim

Deva、

请按如下方式将最后一次写入的地址更改为地址0x24和0x5C：  

第1页和第2页的寄存器、
0x9、0x3
0x24、0x20
等待10ms、
第1页和第2页的寄存器、
0x9、0x3
0x5C、0x3
等待10ms、

这是正确同步 DAC 内部时钟所必需的。

此致、

Jim

您好、Jim、

生成的频率表示 NCO 输出，串行器/解串器速率为5250Mbps。当 NCO 输出设置为148MHz 时，我们观察到输出为10mVp-p。

请仅为8.4GHz 采样率的 NCO 模式提供配置文件。

此致、

Deva

尊敬的 Jim：

我们遵循上述序列并观察到相同的、仍然同步引脚正在切换 、我们观察到8b/10b 视差误差和 FIFO 写入错误。

串行器/解串器通道测试模式 2^7 - 1 PRBS、2^23 - 1 PRBS、2^31 - 1 PRBS 已验证和验证，

JESD204B 短路测试模式也已验证。

在将常量数据传输到 DAC 时，仅观察到 FIFO 错误，而不是视差错误，SYNC 引脚保持高电平。

但是、将正弦波传输到 DAC、观察到视差误差和 FIFO 写入错误、并且同步引脚正在切换。

请为我们提供解决方案。

此致、

Deva

Deva、

我注意到您的一些寄存器设置与我发送的设置不匹配。 请尝试使用我为第4页寄存器0x24、第1页寄存器0x3B 和0x3C 发送的值。 可能还有一些。 我仍在检查这些内容。

我还认为 DAC 捕获 SYSREF 的方式可能存在问题。 此信号是否与840MHz 参考时钟同步？ 您能否发送原理图？

我看不到同步操作如何通过发送不同的数据而改变。 这使我认为固件或时钟存在问题。 FIFO 错误通常是时钟频率无效。  

是否可以尝试使用其他配置来使链接运行？ 如果可能、我不会使用 DAC PLL、禁用 NCO、使用更少的通道、并以更慢的速度运行时钟。  

您为什么不想试用免费的 TI JESD204B/C IP？ 这将附带针对此 FPGA 的示例源代码。

此致、

Jim

Deva、

随附100MHz NCO 专用配置文件。

此致、

Jim

e2e.ti.com/.../DAC_5F00_PLL_5F00_840_5F00_ref_5F00_100M_5F00_NCO_5F00_only.cfg

尊敬的 Jim：

通过仅 NCO 模式、我们最初错过了该序列、现在 DAC 具有正确的序列输出功率、而只有 NCO 的输出功率达到了我们的预期。

此致、

Deva

Deva、

好消息。 其他测试进展如何？

Jim

尊敬的 Jim：

我们正在努力处理8b/10b 视差误差和同步引脚切换。我们已在 TI 论坛中申请了免费的 TI JESD204B/C IP

请尽快帮助我们获取免费 IP。

此致、

Deva

可以了。

尊敬的 Jim：

我们发现了这样一个问题：FPGA 参考时钟和 DAC 参考时钟不是来自同一个源、也不是同步。

从同一个源提供时钟后，通道1的所有误差都会被清除，SYNC 引脚保持高电平。FPGA 和只有 NCO 的输出频率和功率都是按照通道1的预期实现的。

但从通道2看， 通道配置问题存在，同步引脚切换 我们正在检查它。

对于某些参数、我们需要进行澄清。

什么是 DID 设备 ID？

我们给出了 DID

通道1 - 00

通道2 - 01