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器件型号：TSW40RF80EVM 主题中讨论的其他器件：ADC32RF45
将模拟板 TSW40RF80连接到 FPGA 板 TSW14J57。
FPGA 板具有 JESD IP、可接收 ADC32RF45模拟板。
它仅在将配置数据下载到 FPGA 板时同步。
即使我按下 FPGA 板上的 RESET 按钮并重置 JESD IP、它也不会重新同步。
！！ ADC 同步引脚设置为默认反相模式。
同步后、使用模拟板控制软件 TSW40RF8xEVMGUI。
ADC32RFXX-ADC32RFXX-ADC 配置标签
Altea 的 Quartus 应用程序会在 Invert 同步 关闭和打开时重新同步(v)。
使用信号分路逻辑分析仪工具进行监控。
即使 FPGA 板的 SYNC 信号从低电平(同步状态)变为高电平(异步状态)、也不会重新同步。
我使用示波器监测 ADC32RF45 SYNC 引脚的 LVDS 信号、并确认该信号为高电平(异步状态)和低电平(同步状态)。
ADC32RF45上的 SYNC 引脚似乎不工作。
是否存在将 SYNC 信号置于高电平(异步状态)的条件？
