[参考译文] DAC38RF83：DAC 报告的链路配置错误

您好：

 感谢您的专业回答。

  我相信 ILAS 参数对于建立链路并不重要 。  我使用过许多其他具有 JESD204B 接口的 DAC、几乎所有这些都是

  在 ILAS 期间忽略 TX 的参数发送。 但我发现 DAC38RF83确实检查了这些参数。 最近、我发现这些 参数会产生影响

  我的链路 建立。   

   我将尽快尝试作为您的建议。

 此致

我同意您的评估。  

－Kang

您好、Kang：

  当 L-M-F-S-HD-= 82121时、我的 TX 端会重复发送 K28.7以进行信道同步

您好、Xiaotao、

握手字符应为 K28.5或0xBCBC 字符。 K28.7字符用于帧对齐。 这可能意味着您的 FPGA 未正确初始化。 请再次确认您是否可以重置 FPGA JESD IP、以便在 CGS 模式下将其发送 K28.5进行握手。

－Kang

您好、Kang：

 请允许我的描述具有误导性。  这并不意味着 K28.7始终发送。  

 JESD TX 端已经完成了 CGS 和 ILAS，在用户数据阶段，K28.7。提到的是  JESD204B.01标准章 <<5.3.4.2无扰字符替换>> 。  

萧涛

DAC 上的 JESD RX 接收器正在检查字符替换中的 k28.7字符、以确保帧正确对齐。 帧边界被定义为"F"、在您的情况下为1。 这意味着 F =每帧1个八位位组。  

您在 K28.7字符上看到同步请求或同步切换为低电平这一事实可能表明 FPGA 侧的 JESD TX 相对于 DAC 具有"偏移"或"解锁"的帧边界。 我们已经看到客户未正确初始化 FPGA IP 的情况、并且发生了这种行为。 此外、如果 FPGA 和 DAC 具有未锁定的参考时钟、则会出现这种行为。

在同步请求寄存器中、只需将帧对齐检查设置为0、然后查看问题是否可以改善。  

－Kang

您好、Kang：

  问题可能来自 TX 端。 我在 系统中进行了一些更改并进行了一些优化。

  当 DAC‘s 寄存器0x51@PAGE 1 = 0x00DF | 0x51@PAGE 1 = 0x00DF 时

  由 FPGA 中的 TX 端监控的同步~始终保持高电平。 同步~翻转永远不会发生。

您好、Kang：

  在我的 @中、SYNC~始终保持高电平这一事实意味着 JESD204B 链路已成功建立。(DAC‘s 寄存器0x51@PAGE 1 = 0x00DF | 0x51 PAGE 1 = 0x00DF)

 因此、我 在 FPGA 中生成了测试音 并将其发送到 DAC。 DAC 无输出。

 DAC 有一些标志 可以重新读回 以确保链路正常？

 此致

您好、Xiaotao、

是的、您的理解是正确的。

但是、我们有各种归零块、可在发出 JESD204警报时触发数据路径归零。 在您修复并清除警报之前、数据路径的归零将启用、以保护您的输出电路、如放大器。 您需要通过向警报寄存器写入0来读回和清除警报、以确保清零。

如果不需要零 JESD、零 FIFO 和零 TXENABLE、也可以禁用这些电路。

－Kang

您好、Kang：

 很抱歉耽误你的回答。 我的配置已经通过  寄存器0xA@第1/2页禁用了归零电路(零 JESD、零 FIFO 和零 TXENABLE)  

 为0xC340。  

您好！

JESD204标准要求在 JESD RX (DAC)之前初始化 JESD TX 并做好准备。 在启动 DAC 之前、请务必在 FPGA 侧初始化 JESD TX。 您还可以完成 DAC38RF8x 数据表中概述的重新同步过程。

我们有许多客户在 FPGA 之前启动 DAC、由于顺序相反、因此看不到任何数据。 握手的智能在于 DAC 侧、因此、FPGA 必须在 DAC 之前准备就绪。

－Kang

您好、Kang：

 是的，我确实遵循了流程。 配置 PLL 并让 PLL 首先正常工作。 然后  启动 JESD TX。 最后、在 TX 就绪后配置 DAC。

 很快、我将尝试重新同步过程。

 谢谢。