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器件型号：AFE7799 您好！
我有一个 AFE7799 EVM 板。 我 通过 FMC 连接器将该板连接到 Xilinx ZCU 111板。 我将 FMC 电压设置为1.8V
我使用 Vivado 和 Xilinx Jesd204 IP 为 Zynq MPSoC FPGA 进行了块设计、以从 AFE77xx EVM 获取数据。 (我只连接4个接收器通道)此设计类似于德州仪器(TI)提供的示例设计(KCU 105 AFE 示例)。
我的 FPGA 设计的内核和 sysref 时钟通过 EVM 上的 LMK 时钟芯片通过 FMC 连接器提供。
我使用 Latte 和 basic_trip_up_case 1.py 脚本配置 EVM。 (RX 配置为2链路24410)。 我只更改扰频配置。 为了清楚地看到信号并轻松地调试线路、我关闭扰频选项。
当我配置 EVM 和 Xilinx 电路板时、SYNC 信号变为高电平、并且在代码组同步中看不到任何问题。
问题在于、当将正弦信号施加到收发器的 Rx1输入(3.51GHz)并尝试观察 JESD IP 的 AXI 流输出中的数字化数据时、我无法观察到完美的正弦波形、而是噪声信号。 信号的包络是正弦、但噪声很大。 我期望10MHz 正弦信号)
当我 尝试调试 JESD IP 时、我意识到意外的 K 字符在代码组和 ILAS 阶段之后的数据阶段中不定期出现。 似乎存在帧对齐问题。
我使用 Xilinx IBERT 工具检查眼图、发现眼睛张开度很大。
您能不能建议出现意外的 K 字符的原因吗？
您是否拥有除 KCU105设计之外的任何 Zynq MPSoC 示例设计(KCU105设计已过时并使用旧的配置工具)
此致、
TAMER Güdü。
