大家好、
我目前正在研究参考设计 KCU105 AFE74xx Xcvr 2x44210。 参考 Vivado 项目在 Vivado v2016.1上实施。 但是、我想将其移植到 Vivado v2018.2、并开始从头开始构建块设计。 我看到 Vivado v2018.2的 IP 存储库中不存在某些 IP。
在搜索参考设计后、我能够通过从参考设计中添加存储库目录"repository_0"的路径、在 Vivado v2018.2中添加以下 IP。
iobufs_ti_v1_0
2.LED_v1_0
但是、以下 IP (源)仍然丢失
传输层_afe768x_44210_0
TI 是否为此提供支持？ 如何获取此 IP 以便在 Vivado 2018.2上完成块设计的重新构建？
有人能帮我解决这个问题吗？
提前感谢、
Chandrasekhar DVS
Chandrasekhar、
请在下面找到我的答案：
1) 1) SYNC 在子类1设计中的作用是什么？
[Vijay]：在初始 JESD 链路建立期间或如果在运行期间链路丢失、JESD 接收器会发出 SYNC 信号以请求从 JESD 发送重新初始化链路。 SYNC 对于子类1和2很常见。在子类2中、SYNC 也用于 确保确定性延迟。
2) 2)在子类2中、除了确保确定性延迟外、SYNC 是否还有其他作用？
[Vijay]：请参阅(1)的答案
3) 3)什么更好、子类1或子类2？
[Vijay]：请浏览下面的应用手册。 由于在更高的采样率下、同步满足设置和保持时间成为一项挑战、因此建议按照标准对速度高于500MSPS 的 ADC 和 DAC 使用子类1
4) 4) SYNC 在参考设计中的作用是什么？
[Vijay]：参考设计使用子类1 (这是 Xilinx IP 的默认设置)。 角色如(1)的答案中所述
请参阅有关 JESD204B 子类0、1和2的应用手册：
有关 此参考设计是否适用于 Vivado 2018.2的问题、以下是我们固件团队的回应：
"JESD204B 是 Xilinx 发布的相对稳定的 IP、因为它已经存在很长时间了。 在较新版本中不应进行任何错误修复。 话虽如此、始终建议在开始设计时使用可用的最新工具进行开发。 其他 IP 也可能有一些更改、迫使您进行一些固件更改。 请参阅 您所针对的 Vivado 版本的"所有 IP 更改日志信息"。 当您将设计升级到 Vivado 的较新版本时、日志文件中也会提供这些更改(有关详细信息、请参阅 Vivado 中的"Report IP Status"选项)。"
此致、
Vijay
您好、Vijay、
感谢您的详细阐述！
我还想问一件事。
在该参考设计(适用于 KCU105和 AFE)中、JESD204 IP 配置为传输。 输出端口(gt0_txdata、gt1_txdata..... gt7_txdata)是每个32位宽的并行线。 我想知道数据是如何从输入端口 TX_tdata[255：0]映射到这些输出端口 (gt0_txdata、gt1_txdata...)的 gt7_txdata)的数据)。 当我说数据是如何映射的时、参考设计采用2x44210模式、示例格式是针对这种模式
在 JESD204输出侧、每个 GTN_txdata (每个通道)都具有32位并行接口。 让我们讨论与 gt0_txdata 对应的通道0。
a-i0和 a-i1是如何在 gt0_txdata 的这32位上排列的？ 您能告诉我 gt0_txdata 的哪些位是 A-i0映射到的吗？ 同样、 如果 A-i0映射到 gt0_txdata[31：16]、 则 gt0_txdata[31：16]中的哪个位是 A-i0的最低有效位？
提前感谢、
Chandrasekhar DVS
您好、Vijay、
因此、我一直尝试至少在只读模式下使用 Vivado 2018.2打开此参考设计、以便我可以从项目开始。 但是、我看到我无法打开项目文件夹中的块设计(design_1.BD)。 我还尝试从提供的.zip 文件中再次提取该文件夹、但没有得到任何结果。 以下是尝试打开'debsign_1.bd'时看到的错误
您能帮我如何使用 Vivado 2018.2打开它、以便查看所用 IP 的块设计和配置设置、重新创建设计吗？
提前感谢、
Chandrasekhar DVS
