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[参考译文] ADS58J63

admin
Guru**** 2387830 points
Other Parts Discussed in Thread: ADS58J63
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/764225/ads58j63

器件型号：ADS58J63
   Zynq ZCU102 FPGA ADC (ADS58J63) EVM 调通面临连接问题。 TI 提供的 LMFS 4841模式0配置文件 未提供所需的配置。 在将文件加载到 TI 提供的 ADC GUI 中时、我们无法根据 ADS54Jxx 选项卡中 JESD PLL 模式下拉菜单下的要求设置40x 模式、4通道/ADC。
根据 ADS58J63用户指南、我们通过创建配置文件尝试了 ADC-JESD 寄存器的手动配置。 在多次加载相同的配置文件时、我们每次都获得不同的 ADC 输出。 此外、不是获得 BCBCBCB... 序列根据 K28.5字符集、我们在每个通道上观察到了其他一些随机序列。
请帮助我们解决此配置问题。 期待收到您的回复。
ADS54Jxx GUI v1.8的 PFA 屏幕截图。
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    TI__Guru**** 2387830 points
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    尊敬的 Vignesh：

    我将对此进行研究。

    谢谢
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    TI__Guru**** 2387830 points
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    尊敬的 Ebenezer Dwobeng：

    云、您会尽快为我提供帮助。 ADS58J63的任何新修订文档、因为我发现了在 JESD PLL 模式下完成的修改。 您能否共享 ADS58J63 EVM 的模式0 LMFS 4841配置文件。

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    TI__Guru**** 2387830 points
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    尊敬的 Vignesh：

    这是一个四通道器件、因此每个芯片中有4个 ADC。 在 LMF = 484模式下、每个 ADC 使用1条信道来传输数据、如下所示。

    4通道/ADC 意味着总共有16个通道、而该器件不支持这些通道。 加载 LMF=484模式的配置文件后、您不必在 GUI 中对 JESD204B 接口进行任何更改、因为器件将已正确配置

    谢谢、

    埃本

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    TI__Guru**** 2387830 points
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    尊敬的 Ebenezer：

    1) 1)是的、 每个 ADC 还需要一个通道。  

    2)上传模式0配置文件后、GUI 中的 JESD 模式下拉菜单中未显示 LMFS 4841选项、如图所示。

    3)此外、我们还需要40x 模式、4通道/ADC、但该选项在 GUI 的 JESD PLL 模式下拉菜单中不存在、如图所示。

    4)选择器件选项卡显示了错误的器件型号。

    5) 5)上载模式0配置文件后、未做任何更改、下面是我们接收到的输出。 从图中可以看出、我们没有获得 BCBC。 四个通道中的任何一个通道中执行该序列。 BCBC.. FPGA 需要序列来将 JESD 同步信号置为有效。

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    TI__Guru**** 2387830 points
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    您好 Vignesh

    2、3、4) GUI 最初设计用于不同的器件、因此并非 ADS58J63的所有选项都可用。 但配置文件会将器件设置为正确的模式、但 GUI 可能无法正确显示
    5)确保在加载模式0的配置文件之前推送 ADC 硬件复位 SW1。

    谢谢、
    埃本
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    TI__Guru**** 2387830 points
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    尊敬的 Ebenezer：

    1) 1)在将配置文件转储到电路板之前已按下复位。

    2)我们将根据 ADC EVM 文档配置 ADC 板。  但是、我们还没有获得 BCBC。 四个通道中的任何一个通道中执行该序列。

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    TI__Guru**** 2387830 points
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    尊敬的 Vignesh：

    ADC 可能需要在 syncbcd 输入上使用 JESD204B syncd、因此可以将相同的 syncd 从 FPGA 复制到 syncbab 和 syncdcd 输入引脚。

    当 SYNCB 被拉低时、我希望 ADC 发送 BCBC 字符。  

    谢谢、

    埃本

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    TI__Guru**** 2387830 points
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    尊敬的 Ebenezer：

    请详细说明使 SYNCB 信号拉低的步骤？ 以及它是在硬件还是软件中完成。

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    TI__Guru**** 2387830 points
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    尊敬的 Vignesh：

    SYNCB 应由 FPGA 中使用的 JESD204B IP 内的状态机自动控制。 通常情况下、在 FPGA 中的 JESD204B IP 复位后、预计会发生以下序列的事件：
    1) 1) SYNCB 被 FPGA 拉低
    2) 2) ADC 通过传输 BCBC 短拍频器对低 SYNCB 做出响应
    3) FPGA 在成功接收4个以上的 BCBC 字符后将 SYNCB 拉为高电平
    4) ADC 通过依次启动 ILAS 序列和数据传输来响应高 SYNCB
    我建议您与 FPGA 供应商联系、以获得有关 SYNCB 为何不被拉低的支持。

    谢谢、
    埃本
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    TI__Guru**** 2387830 points
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    1) 1)在将配置文件转储到电路板之前已按下复位。
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    TI__Guru**** 2387830 points
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    问题已解决。

    实际上、FPGA 设计有问题、然后修改了现在正在工作的 FPGA 设计。

    ADC EVM 中没有问题。

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    TI__Guru**** 2387830 points
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