[参考译文] AFE7950EVM：ZC706上的 AFE7950EVM

高朝阳

您是否有权访问 AFE79xx 安全文件夹？ 我们有一个现有设计、该设计使用适用于 AFE79xx 和 Xilinx ZCU102的 TI-JESD204-IP。 您可以将其用作参考。  

AFE7950EVM 还可与 ZC706搭配使用。 我们可能已经有了 ZC706的示例设计。 我将与从事此工作的工程师核实、看看我们是否可以向您提供此信息。  

此致、

Vijay

您好 David，
我是朝阳区的同事。 您提到的安全文件夹是什么？ 我们采集了 AFE7950数据、看起来是这样的

我没有看到任何有关 zc706的文件。 我应该获得另一个吗？

您好 David，

谢谢您的建议。 我已经下载并检查了 ZC706示例。 它可以由 Vivado 实现。

我检查了设计原理图文件、找到了链接到 FT4232H 的 SPIB1和 SPIB2。 看起来 SPI 命令是通过 FT4232H 从 USB 传输到 SPI 的。 是否有任何包含寄存器初始化或配置的文件？

 示例不是 Vivado 项目。  我没有通过7系列 FPGA 收发器向导看到配置。 如何配置 GTX 线？

您好 David，

TI 能否提供如何控制 GTX 系列？ 由于最后我们不使用 ZC706、因此我们将定义的主板与另一个 FPGA 一起使用、并需要更改引脚配置。

我在执行启动脚本时出错。

如何解决？

尊敬的 David：

感谢您的回复。 错误已修复。

我还有一些问题。

ILA 分析器中的可用样本数/通道数是多少？

如何接收所有6个 ADC 通道数据(4 RX/2 FB)？

  应修改哪些参数？

你(们)好、David

TI 是否会提供启用了 FB 通道的更新参考设计、或提供更新参考设计的更详细步骤？

尊敬的 David：

您能否提供更新 FPGA 项目的更详细步骤？

 尊敬的 David：

我不确定该怎么办。

这话什么意思

修改 JESD_LINK_params.VH  `deFine NUMBER_OV_RX_Lanes 12.

修改 refdesign_rx.SV、 添加 assign fb1_I_samples[i]= rx_lane 数据[8][63-16*i -：adc_res]；
                         分配 fb1_Q_samples[i]= rx_lane 数据[9][63-16*i -：adc_Res]；
                         分配 fb2_i_samples[i]= rx_lane 数据[10][63-16*i -：adc_Res]；
                         分配 fb2_Q_samples[i]= rx_lane 数据[11][63-16*i -：adc_Res]；

 我是否需要修改 constrainations.XDC 或其他文件？

高朝阳

AFE79xx 器件只有8个 STX 通道、可供 Rx 和 FB 通道使用。 这意味着必须更新 AFE79xx 配置、以便 Rx 和 FB 通道共享8个通道。 一种方法是将 Rx LMFS 模式更新为24410、将 FB LMFS 更新为12410。 这会将 Rx 和 FB 通道配置为总共使用6个通道。 然后、您可以更新 JESD_LINK_params、refdesign_Rx 和收发器 IP 以使用6个通道。 对于 refdesign_Rx 文件、需要为 Rx 和 FB 更新数据解压缩、因为现在 LMFS 为24410或12410、数据格式将为：

为我提到的模式配置的 Latte 脚本如下所示。  

e2e.ti.com/.../TI_5F00_IP_5F00_10Gbps_5F00_4T4R2F_5F00_ConfigLmk.py

此致、

David Chaparro

尊敬的 David：

我将代码修改为下图

JESD_LINK_params.Vh：

TI_204C_IP_参考 SV：

参考设计_Rx.SV：

然后、我在 Vivado 中遇到错误。

还需要修改哪些内容？

高朝阳

我们的团队刚刚从假期回来。 我们现在正在检查您的修改。  

此致、

David Chaparro

尊敬的 David：

我没有得到 ILA 波形上的 fb1/2、并且 RxA\b\c\d 的最大 ADC 值  是不同的。  

我将所有 Rx/fb NCO 设置为 2000、并将相同的2.1GHz 信号连接到所有通道。

还需要修改哪些内容？

RxA

RxB

RXC

RXD