[参考译文] AFE7950：DAC 输出、TXEN、RXEN

尊敬的 YS：

1. JESD 链路接通后、您是否在 DAC JESD 链路上收到任何错误消息？ 此外、您能否确认 AFE 和 FPGA 上的 JESD 参数是否匹配？

2.在 Latte 脚本的末尾，我们使用覆盖 TDD、 afe.top.overrideTdd (15、3、15)命令来覆盖 TDD 引脚，这就是无论引脚的状态如何，您都会看到输出/输入的原因。 要解决此问题、您可以在脚本结束时注释掉此命令、然后运行启动。 您还可以将命令更新为 AFE.TOP.OVERRIDETdd (0、0、0)、这也应该有效。

此致

David Chaparro

尊敬的 YS：

1.能否检查 AFE 是否存在任何 DAC JESD 错误？  您还可以检查 DAC 同步引脚与电压电平、以查看 JESD 链路是否接通。

2.可能是在配置脚本末尾使用 aFE.top.overrideTdd (15、3、15)函数设置了 TDD 引脚覆盖。 您必须将其删除、才能通过 GPIO 引脚控制启用/禁用。  

此致、

Vijay

尊敬的 David：

1.我检查了 JESD 链路是否已建立。 getJesdRxLinkStatus 函数的结果是0xA、这意味着 DAC JESD RX AB/CD 链路已建立。 我检查了一些 JESD 参数是否相同。 jesdRxK=16、 jesdRxScr =真

2.我已检查射频输出由 TDD 引脚状态控制。

此致、

嗯

Vijay、您好！

当我通过  getJesdRxLinkStatus 函数检查 linkStatus 时、没有错误。 我还检查了 Vivado ILA 上的 DAC syncb 引脚(4位 SYNC_OUT)、它会在0xF 和0x0之间切换。

此致、

嗯

我附加了另一个 DAC 输出视频文件。

e2e.ti.com/.../dds_5F00_to_5F00_RFout_5F00_nco_5F00_9400.mp4

我之前附加的第一个视频是 FPGA 通过 JESD 线路向 DAC 发送恒定数据的结果。

现在附加的第二个视频是 FPGA 向 DAC 发送8MHz 正弦/余弦数据的结果。  

尊敬的 YS：

对于该测试、您能否共享您正在使用的设置？ 您是否使用 AFE79xx 加密文件夹中的某个 TI204c IP 参考设计？ 如果是、您是否对参考设计进行了任何修改？

此致、

David Chaparro

尊敬的 David：

否、我使用的是 Xilinx JESD204B IP。  

我不确定您需要什么数据进行测试。 您能告诉我更多详细信息吗？

此致、

嗯

尊敬的 YS：

我曾计划检查您是否使用过 TI204c IP、因为这是由我们的团队创建的、如果您使用该 IP、我们将能够在 FPGA 方面提供更详细的帮助。  

您可以检查的一件事是 DAC JESD 通道上是否存在任何通道反转问题或任何通道多路复用器错误、因为 AFE 到 FPGA SERDES 通道可能不会映射到1。  

要测试这是否是 AFE 问题、您可以将 DAC 设置为恒定测试图形模式、Tx 输出将是 NCO 频率。 如果输出正确、则问题可能与 FPGA 侧的数据打包或 JESD 参数不匹配有关。 为此、您可以在对 AFE 进行编程后在 Latte 脚本中运行以下各行。

for i in [0,1]:
	for j in [0,1]:
		AFE.JESD.DACJESD[i].dacJesdConstantTestPatternValue(1,j,0,16384,0) # enable, channelNum, bandNum, Ival, Qval

此致、

David Chaparro  

尊敬的 David：

我检查了输出是否在运行 dacJesdConstantTestPatternValue 后在 NCO 频率下发生。

您能否更详细地说明如何进行数据打包或我应该比较哪些 JESD 参数？

实际上我在 JESD IP 之前检查了余弦和正弦波。

此致、

嗯

尊敬的 David：
我发现一些规律性的第二个视频我所附。
当 FPGA 发送8MHz 正弦/余弦数据时、一个 output1位于 NCO 频率+8MHz 上、其他输出大约在 output1 +/-16MHz 上。
我更改了频率、
当 FPGA 发送2MHz 正弦/余弦数据时、一个 output1位于 NCO 频率+2MHz 附近、而其他 output1 +/-8MHz 附近。
当 FPGA 发送3MHz 正弦/余弦数据时、一个 output1位于 NCO 频率+3MHz 附近、而其他 output1 +/-12MHz 附近。
当 FPGA 发送4MHz 正弦/余弦数据时、一个 output1位于 NCO 频率+4MHz 上、其他输出大约在 output1 +/-12MHz 上。
当 FPGA 发送6MHz 正弦/余弦数据时、一个 output1位于 NCO 频率+6MHz 附近、其他 output1 +/-24MHz 附近。
当 FPGA 发送1、5、7MHz 数据时、我没有看到任何有效信号。
我可以看到的带宽约为 NCO +/-70MHz。
基带采样率为144MHz、DAC 采样率为11520MHz。
我希望 TI 为解决这个问题提供任何线索。
此致、
嗯

尊敬的 YS：

我正在与我的团队进行核实、看看我们是否知道这可能是什么原因造成的。 我将有一个回复到星期二14日。  

此致、

David Chaparro