[参考译文] AFE7900EVM：DAC JESD-Rx 链路错误

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器件型号：AFE7900EVM
主题中讨论的其他器件： LMK04828

您好专家：

我在运行 FPGA 和 AFE7900EVM 时遇到 DAC JESD-Rx 链路错误。

K 值也在 FPGA 端设置为32、

我的设置有什么问题吗？

我将1链路48810模式与 FPGA 端的 IP 内核结合使用。

在我的理解中、相同值的同步设置可以被视为 FPGA 端的相同链接、

我能做到这一点吗？

setupParams.skipFpga 				= 1
sysParams							=	AFE.systemParams
setupParams.fpgaRefClk 				= 245.76	
AFE.systemStatus.loadTrims			= 1

sysParams.FRef                    	= 491.52
sysParams.FadcRx                  	= 2949.12
sysParams.FadcFb				  	= 2949.12
sysParams.Fdac                    	= 2949.12*3
sysParams.rxEnable                  =[False,False,False,False]

sysParams.enableDacInterleavedMode	= False 					#DAC interleave mode to save power consumption. Fs/2 - Fin spur occurs

sysParams.modeTdd 					= 0		
										# 0- Single TDD Pin for all Channels
										# 1- Separate Control for 2T/2R/1F
										# 2- Separate Control for 1T/1R/1F			

sysParams.topLevelSystemMode		= 'StaticTDDMode'
sysParams.RRFMode 					= 0   #4T4R2F FDD mode
sysParams.jesdSystemMode			= [1,1]
										#SystemMode 0:	2R1F-FDD						; rx1-rx2-fb-fb
										#SystemMode 1:	1R1F-FDD						; rx1-rx1-fb-fb
										#SystemMode 2:	2R-FDD							; rx1-rx1-rx2-rx2
										#SystemMode 3:	1R								; rx1-rx1-rx1-rx1
										#SystemMode 4:	1F								; fb-fb-fb-fb
										#SystemMode 5:	1R1F-TDD						; rx1/fb-rx1/fb-rx1/fb-rx1/fb
										#SystemMode 8:	1R1F-TDD 1R-FDD	(FB-2Lanes)(RX1 RX2 interchanged)		; rx2/fb-rx2/fb-rx1-rx1


sysParams.jesdLoopbackEn			= 0 #Make it 1 to Enable the JESDTX to JESDRX internal loopback
sysParams.LMFSHdRx                	=['24410', '24410', '24410', '24410']	
										# The 2nd and 4th are valid only for jesdSystemMode values in (2,6,7,8). For other modes, select 4 converter modes for 1st and 3rd.
sysParams.LMFSHdFb                	= ["22210","22210"]
sysParams.LMFSHdTx                	= ["24410","24410","24410","24410"]
sysParams.jesdTxProtocol            = [0,0]
sysParams.jesdRxProtocol            = [0,0]
sysParams.serdesFirmware			= True 		# If you want to lead any firmware, please speify the path here. Otherwise it will not write any firmware
sysParams.jesdTxLaneMux				= [0,1,2,3,4,5,6,7]	
												# Enter which lanes you want in each location. 
												# Note that across 2T Mux is not possible in 0.5.
												# For example, if you want to exchange the first two lines of each 2T, this should be [[1,0,2,3],[5,4,6,7]]
sysParams.jesdRxLaneMux				= [0,1,2,3,4,5,6,7]	
												# Enter which lanes you want in each location.
												# Note that across 2R Mux is not possible in 0.5.
												# For example, if you want to exchange the first two lines of each 2R, this should be [[1,0,2,3],[5,4,6,7]]

sysParams.jesdRxRbd					= [4, 4]

sysParams.rxJesdTxScr				= [False,False,False,False]
sysParams.fbJesdTxScr				= [False,False]
sysParams.jesdRxScr					= [False,False,False,False]

sysParams.rxJesdTxK					= [32,32,32,32]
sysParams.fbJesdTxK					= [32,32]
sysParams.jesdRxK					= [32,32,32,32]

sysParams.ncoFreqMode 				= "1KHz"
	
sysParams.txNco0					= 	[[200,200],		#Band0, Band1 for TxA for NCO0
										[200,200],        #Band0, Band1 for TxB for NCO0
										[200,200],        #Band0, Band1 for TxC for NCO0
										[200,200]]        #Band0, Band1 for TxD for NCO0

sysParams.rxNco0					= 	[[2600,2600],		#Band0, Band1 for RxA for NCO0
										[9500,2600],        #Band0, Band1 for RxB for NCO0
										[9500,2600],        #Band0, Band1 for RxC for NCO0
										[9500,2600]]        #Band0, Band1 for RxD for NCO0

sysParams.fbNco0					= 	[9500,9500]			#FBA, FBC for NCO0
sysParams.fbNco1					= 	[9500,9500]			#FBA, FBC for NCO1
sysParams.fbNco2					= 	[9500,9500]			#FBA, FBC for NCO2
sysParams.fbNco3					= 	[9500,9500]			#FBA, FBC for NCO3

sysParams.numBandsRx				= [0]*4					# 0 for single, 1 for dual
sysParams.numBandsFb				= [0,0]				
sysParams.numBandsTx				= [0,0,0,0]

sysParams.ddcFactorRx             	= [12,12,12,12]			# DDC decimation factor for RX A, B, C and D
sysParams.ddcFactorFb             	= [6,6]
sysParams.ducFactorTx             	= [36,36,36,36]


## The following parameters sets up the LMK04828 clocking schemes
lmkParams.pllEn						=	True#False
lmkParams.inputClk					=	1474.56#737.28
lmkParams.sysrefFreq				=	3.84
lmkParams.lmkFrefClk				=	True

## The following parameters sets up the register and macro dumps
logDumpInst.setFileName(ASTERIX_DIR+DEVICES_DIR+r"\Afe79xxPg1.txt")
logDumpInst.logFormat				= 0x0f
logDumpInst.rewriteFile				= 1
logDumpInst.rewriteFileFormat4		= 1
device.optimizeWrites				= 0
device.rawWriteLogEn				= 1

## The following parameters sets up the SYNCIN and SYNCOUT to interface with the TSW14J57
sysParams.jesdABLvdsSync			= 1
sysParams.jesdCDLvdsSync			= 1
sysParams.rxJesdTxSyncMux			= [0,0,0,0]
sysParams.fbJesdTxSyncMux			= [0,0]
sysParams.jesdRxSyncMux				= [0,0,0,0]		#[0,0,1,1]
sysParams.syncLoopBack				= True

# ## The following parameters sets up the AGC
# sysParams.agcParams[0].agcMode = 1 ##internal AGC
# sysParams.agcParams[0].gpioRstEnable = 0 ##disable GPIO based reset to AGC detector 
# sysParams.agcParams[0].atken = [0, 1, 0] ##enable big and small step attack
# sysParams.agcParams[0].decayen = [0,1,0] ##enable big and small step decay
# sysParams.agcParams[0].atksize = [2,1,0] ## bigs step = 2dB, small step = 1dB
# sysParams.agcParams[0].decaysize = [2,1,0] ##big step = 2dB, small step = 1dB
# sysParams.agcParams[0].atkthreshold = [-1, -2, -14] ##attack threshold
# sysParams.agcParams[0].decaythreshold = [-14, -6, -20] ##decay threshold
# sysParams.agcParams[0].atkwinlength = [170, 170] ## detector time constant expressed inn absolute time in ns. 
# sysParams.agcParams[0].decaywinlength = 87380 ##detector time constant expressed in absolute time in ns. All detectors use the same value for decay time constant
# sysParams.agcParams[0].atkNumHitsAbs = [8,8] ##absolute number of times signal crosses threshold. These crossing are with respect to the FADC/8 clock
# sysParams.agcParams[0].decayNumHitsAbs = [100,100] ##absolute number of times signal crosses threshold. These crossing are with respect to the FADC/8 clock
# sysParams.agcParams[0].minDsaAttn = 0 ##minimum DSA attenuation used by AGC
# sysParams.agcParams[0].maxDsaAttn = 22 ##maximum DSA attenuation used by AGC
# sysParams.agcParams[0].totalGainRange = 22 ##total gain range used by ALC for gain compensation
# sysParams.agcParams[0].minAttnAlc = 0 ##minimum attenuation used by ALC for compensation when useMinAttnAgc = 0
# sysParams.agcParams[0].useMinAttnAgc = 1 ##enable ALC to use minimum attenuation from AGC for which compensation is required.
# sysParams.agcParams[0].alcEn = 1
# sysParams.agcParams[0].alcMode = 0 ##floating point DGC
# sysParams.agcParams[0].fltPtMode = 0 ##if exponent > 0, dont send MSB
# sysParams.agcParams[0].fltPtFmt = 1 ##3 bit exponent


## The following parameters sets up the GPIOs
sysParams.gpioMapping={
		'H8': 'ADC_SYNC0',
		'H7': 'ADC_SYNC1',
		'N8': 'ADC_SYNC2',
		'N7': 'ADC_SYNC3',
		'H9': 'DAC_SYNC0',
		'G9': 'DAC_SYNC1',
		'N9': 'DAC_SYNC2',
		'P9': 'DAC_SYNC3',
		'P14': 'GLOBAL_PDN',
		'K14': 'FBABTDD',
		'R6': 'FBCDTDD',
		'H15': ['TXATDD','TXBTDD'],
		'V5': ['TXCTDD','TXDTDD'],
		'E7': ['RXATDD','RXBTDD'],
		'R15': ['RXCTDD','RXDTDD']}
		
#AFE.systemParams.papParams[0]['enable'] = True
#AFE.systemParams.papParams[1]['enable'] = True
#AFE.systemParams.papParams[2]['enable'] = True
#AFE.systemParams.papParams[3]['enable'] = True
		

## Initiates LMK04828 and AFE79xx Bring-up
setupParams.skipLmk	=	False

AFE.initializeConfig()

lmkParams.sysrefFreq = AFE.systemStatus.sysrefFreq
lmkParams.lmkPulseSysrefMode = False
AFE.LMK.lmkConfig()

## Initiates AFE79xx Bring-up
setupParams.skipLmk	=	True
AFE.deviceBringup()

AFE.TOP.overrideTdd(15,3,15)

美好的一天

2 年多前

0 admin 2 年多前

TI__Guru**** 2393725 points

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您好、Wang、

根据您收到的错误、DAC 似乎没有从 FPGA 接收到任何数据。在配置 AFE 之前、您能否确认 FPGA 配置为在正确的 SEREDES 通道上发送数据？

您是否使用 TSW14J56/57发送数据或其他电路板？

此致、

大卫·查帕罗

0 admin 2 年多前

TI__Guru**** 2393725 points

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尊敬的 David：

感谢您的答复。

我检查了 FPGA 末端,似乎没有得到一个同步信号上拉（FPGA SYNC 引脚保持高电平,直到我使用 AFE.deviceBringup (),它是低电平,不再是高电平）

.e2e.ti.com/.../7635.Afe79xxPg1.txt

我正在使用 V7-690t FPGA、仅使用 SRX1传输数据(仅连接 SRX1引脚)。

我们连接的所有引脚都是 GTX 时钟引脚、JESD_CORE 时钟引脚、sysref 引脚、SYNCOUT 引脚和 SRX1引脚

(1)我需要连接到其他 SRX 引脚或其他引脚吗？

(2)是否有任何命令用于检查 lmk04828时钟是否已正确发送？

美好的一天

0 admin 2 年多前

TI__Guru**** 2393725 points

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尊敬的 David：

我重置了 FPGA 端、但仍然收到下图中的错误。我将随附一些 IP 内核设置和一些问题。

您能帮我找到一些错误吗？

e2e.ti.com/.../Afe79xxPg1_2800_1_2900_.txt

(__LW_AT__1）我想知道这些错误是否与我在 Latte 中的配置有关？

(__LW_AT__2）我在 lmk 页面上找到 output_drive ,但我似乎没有找到这方面的描述。这是什么功能？

美好的一天

0 admin 2 年多前

TI__Guru**** 2393725 points

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您好、Wang、

您能否确认已将 FPGA 配置为向 FPGA 上配置的所有4个 SERDES 通道发送数据？借助您的脚本、AFE 需要以下通道 SRx1、SRx2、SRx5和 SRx6上的数据。

要检查 LMK 是否已编程、您可以检查 LED D3、PLL2已锁定、是否已开启。无需手动修改 LMK 参数、因为 GUI 应正确设置这些参数。

此致、

大卫·查帕罗

0 admin 2 年多前

TI__Guru**** 2393725 points

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你好，David

感谢您的答复。

我似乎发现了这个问题、我想我已经掌握了其他所有信息、但我的 qpll_lock 信号已处于低电平、但我尚未找到该错误的原因。

我使用 FPGA 连接 DCLK0和 DCLK12的 FMC 接口、以接收时钟信号、并且 LED D3导通。

您能给我一些建议吗？

期待您的答复。这对我来说意味着很多。

美好的一天

0 admin 2 年多前

TI__Guru**** 2393725 points

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您好、Wang、

根据您提供的 Latte 脚本、LMK 应在 DCLK0和 DCLK12上输出245.76MHz。需要验证的一点是、 FPGA 配置为接收 AFE FMC 连接器上 DCLK0、D4和 D5提供的基准时钟。此外、当您查看 qpll 锁定时、FPGA 是否已退出复位？

此致、

大卫·查帕罗

射频与微波（参考译文帖）

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[参考译文] AFE7900EVM：DAC JESD-Rx 链路错误