几个月以来、我们一直在基于商用 Xilinx 的电路板上使用 AFE EVM 运行4通道64b/66b 设计、没有问题、现在我们想运行与8b10b 设计相同的设计。
具体而言、新8b10b 设计的问题在于 ADC 端。 AFE 的 DAC 侧正在工作。
ADC ILA RX_LANE_DATA_VALID 始终为低电平。
可能的线索是从 FPGA 到 AFE 的 ADC_Rx_SYNC_n 输出上根本没有活动。
#正在执行.. AFE7950/bringup/ TI_IP_ConfigAfe.py
#Start Time 2024年03月06日11:58:45.237000
外部 Sysref 频率应为以下的整数因子：5.12MHz
2T2R1F 编号：0
有效配置：true
laneRateRx：9830.4
laneRateFb：9830.4
laneRateTx：9830.4
2T2R1F 编号：1
有效配置：true
laneRateRx：9830.4
laneRateFb：9830.4
laneRateTx：9830.4
已配置 LMK 和 FPGA。
donot_open_Atharv_full -器件寄存器复位。
芯片类型：0xA
芯片 ID：0x78
芯片版本：0x11
AFE 复位完成
熔丝组负载自动加载成功完成
无自动加载错误
熔丝组负载自动加载成功完成
无自动加载错误
//固件版本=11000
// PG 版本= 1
//发布日期[dd/mm/yy]= 10/7/19
patchSize=11697
//补丁版本= 165
// PG 版本= 0
//发布日期[dd/mm/yy]= 27/11/21
AFE MCU 唤醒完成并加载补丁。
PLL 被锁定
AFE PLL 已配置。
已配置 AFE 串行器/解串器。
配置了 AFE 数字链。
已配置 AFE TX 模拟。
已配置 AFE RX 模拟。
已配置 AFE FB 模拟。
配置了 AFE JESD。
已配置 AFE AGC。
已配置 AFE GPIO。
Sysref 按预期读取
######################## 设备 DAC JESD-RX 0链路状态#######
CS 状态 TX0：0b10101010。 预计为0b10101010
FS 状态 TX0：0b01010101。 预计为0b01010101
可以为器件 RX 建立链路：0
##################################################
AFE 配置完成
#DONE 正在执行... AFE7950/bringup/ TI_IP_ConfigAfe.py
#结束时间2024年03月06日12:00:23.658000
#执行时间= 98.4210000038秒
#==================== 错误:0,警告:0=================== #
