您好！
我将按照德州指示为名为"ZCU102_AFE79xx_64b66b_12Gbps"的参考设计生成 Vivado 项目。 我可以访问 TI_204C_CoreIP。 如 TExaS 所示、我创建了一个新项目、并将 CoreIP 以及所有.SV、.VH 和.xci 文件加载到我的项目的设计源文件(以及限制文件加载到)。
我已经合成、实现并生成了位流文件。 n´t 没有收到任何错误、但始终会收到相同的严重警告： "[约束条件18-1056]时钟'fpga_ref_clk'完全覆盖了时钟'sys_clk_p'。
新：create_clock -period 6.400 -name fpga_ref_clk [get_ports sys_clk_p]"。
n´t、我会尝试使用位文件和 LTX 文件及其程序对板进行编程、但它无法打开 HW_ILAS 和 HW_VIOS 选项卡、因为当我使用 Texas 提供的位文件对板进行编程时、它会打开。 您能告诉我为什么会发生这种情况吗？ 如果我和您使用同一个项目、它会生成相同的位文件、并提供相同的结果。 n´t ,是 更简单,给我们访问您的 Vivado 项目(文件夹与.XPR 文件),而不是. sv ,. xci ,文件? 因为、我无法保证我使用的项目与您生成位文件的项目相同。
这是我通过使用 ZCU102_AFE79xx_64b66b_12Gbps 工程的 TExaS 位文件进行编程获得的结果：
这就是使用由我创建的项目生成的位文件进行编程所得到的结果：
n´t 您可以看到、我无法访问 HW_ILAS 和 HW_VIOS 选项卡、并且我收到多个警告、指出未检测到调试内核。
另一个需要注意的重要事项是、如果我们尝试将 TI_204C_IP 内核与2019.1之外的另一个 Vivado 版本一起使用、TI_204C_IP_Xilinx.SVP 在如下位置显示： ，而在 Vivado 2019.1中，它假设模块 TI_204C_ip 的名称。 这n´t 应包含在德州文档中...我在用户指南中没有提到这一点。
很长一段时间以来、我一直在尝试开发这个项目...我希望有人可以提供帮助。
谢谢！
