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器件型号：AFE7900 您好！
我们正在将您的参考设计(在非确定性延迟模式下运行的44210)迁移到我们的定制 FPGA 板。
同样、我们观察了 GTH 收发器的配置方式、并注意到以下内容(屏幕截图如下)：
1)四路 X1Y2使用四路 X1Y3的参考时钟，而四路 X1Y1使用 MGTREFCLK0。 这似乎很奇怪、X1Y2可能使用了以下四路复用器(X1Y1)的参考时钟。 请您帮助我们理解。
2) 2)在具有确定性延迟的另一个参考设计42220中、参考时钟分配在这里更有意义。 请 就主通道的选择提出建议(相同 FPGA 板的两种情况有所不同)。
我们有一个较旧版本的 TI IP 用户指南、其中没有您在先前的讨论中要求我们参考的第6.8节(确定性延迟)。 我们已要求更新我们对 IP 的访问。
感谢您的帮助、
