[参考译文] AFE7900：AFE7900 TI-204B/C 接口

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https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1271358/afe7900-afe7900-ti-204b-c-interface

器件型号：AFE7900

您好！

我使用的是 AFE7900。我需要将 TI-JESD204B/C IP 用于以下电路板(Avnet UltraZed-7EV SOM (xczu7ev-fbvb900-1-I))。

TI-204C IP 是否支持此开发板？

对于以下配置、我还需要澄清 AFE7900的参数

ADC 采样率= 2949.12MSPS
抽取率 = 24
接口速率 = 2949.12/24 = 122.88MSPS？
L-M-F-S-HD = 1 - 2 - 4 - 1 - 0 (这些参数表示每个 JESD RX 链路(RX A 或 RX B)

为了便于我理解、RXA 样本来自单通道(L)。转换器(M) 2对应一个 I Sample 和一个 Q sample。 f (每帧八位位组)表示一个通道中的4个八位位组。

我的理解是否正确？

串行器/解串器速率 = 4.9152Gbps
系统参考时钟 = 1.92Mhz (sysref) IT 频率是否正确？

上述设置说明了 DDC 输出的接口速率为122.88MSPS。我的理解是否正确？

JESD204B 接口中的串行器/解串器的参考时钟是什么

6) 6) 参考时钟 = 122.88或245.76？

我们使用 JESD 系统模式0进行测试。请阐明我的理解是正确的吗？

2 年多前

0 admin 2 年多前

TI__Guru**** 2387830 points

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你好、 Muhammad、

Unknown 说：
TI 的 JESD-204C IP 支持此电路板(Zynq UltraScale+ FPGA)。所有支持的 Xilinx FPGA 系列都在 IP 网页上提供： https://www.ti.com/tool/TI-JESD204-IP

您可以在同一网页上申请该 IP。
Unknown 说：
可以。正确。对于一个 RX 通道、LMFS 为12410。对于4个通道、L 和 M 参数将为四倍、即 LMFS：48410。
Unknown 说：
串行器/解串器速率正确。 SYSREF 频率还取决于 DAC 采样率和内插因子。但1.92MHz 适用于您所描述的 ADC 速率。当在 AFE79xx EVM 软件中运行 AFE 配置脚本时、日志窗口中会显示应使用的 SYSREF 频率。

Unknown 说：
以上设置说明了 DDC 输出的接口速率为122.88MSPS。我的理解是否正确？

可以。改正
Unknown 说：
使用 TI-JESD204 IP 时、FPGA 参考时钟将 SERDES 通道速率除以80、即61.44MHz、获得4915.2Gbps 通道速率。
Unknown 说：
我们使用 JESD 系统模式0进行测试。请阐明我的理解是正确的吗？ [/报价]
如果您计划使用所有4个通道、则可以使用 JESD 系统模式1。

以下 RX ADC JESD 配置可使用：
		#####	ADC-JESD	#####
sysParams.jesdSystemMode= [1,1]
													#SystemMode 0:	2R1F-FDD						; rx1-rx2-fb -fb
													#SystemMode 1:	1R1F-FDD						; rx -rx -fb -fb
													#SystemMode 2:	2R-FDD							; rx1-rx1-rx2-rx2
													#SystemMode 3:	1R								; rx -rx -rx -rx
													#SystemMode 4:	1F								; fb -fb- fb -fb
													#SystemMode 5:	1R1F-TDD						; rx/fb-rx/fb-rx/fb-rx/fb
													
sysParams.jesdTxProtocol= [0,0]						# 0 - 8b/10b encoding; 2 - 64b/66b encoding 
sysParams.LMFSHdRx		= ["24410","24410","24410","24410"]
此致、

维贾伊
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0 admin 2 年多前

TI__Guru**** 2387830 points

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大家好、Vajay、

感谢您对上述问题的详细答复。

我不明白为什么 4.9152Gbps SerDes 速率的参考时钟是61.44Mhz？

L-M-F-S HD 为 1 - 2 - 4 - 1 - 0

每帧的八位位组 (f) 在上述设置中设为4。这表明在一个通道中、每个通道获得32位(4个八位字节)。 1个 I 采样(16位)和 1个 Q 采样(16位)。如果参考时钟将 (串行器 /解串器速率/40)？ I-e 122.88MHz？

如果上述理解有误、请更正我

谢谢

此致

穆罕默德·奥马尔

0 admin 2 年多前

TI__Guru**** 2387830 points

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你好、Muhammad、

很抱歉耽误你的时间。

您的计算结果是正确的。输出采样率为122.88MSPS。但这不需要等于 FPGA 参考时钟。在 TI JESD204 IP 中、SERDES 通道输出数据被并行化到80个流。这就是基准时钟将等于61.44MHz 的原因。每个时钟周期将输出两个数据样本。

此致、

维贾伊

射频与微波（参考译文帖）

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