[参考译文] AFE7950：我想了解如何在 AFE 器件和 TI #39；s Xilinx JESD FPGA IP 内核上将 SYSREF 输入信号配置为以脉冲模式或连续模式运行

我们看到的唯一故障是  rx_lan_data_valid 为"0"。

您是否认为此参数是为 AFE 设置的？ 此外 FPGA 没有等效的设置、需要连续的 sysref 信号？

我想通过更多信息来跟进我们关于我们看到的故障的讨论。 我不确定这是否是 SYSREF 问题。

我们的设计在 可靠地初始化 TI FPGA IP 和 AFE7950之间的 JESDI 接口时遇到问题。  约50-60%的时间里、JESDI 接口的 ADC 侧无法可靠初始化。

 发生故障时、FPGA 中 JESDI RX 接口上的信号会在包含的图像(第一个图像)中显示如下所示。

Rx_SYNC_RESET 在7950初始化时保持有效、但在 AFE 初始化和释放 Rx_SYNC_RESET 时、接收接口看起来不同步、也不会启动。

由此可以观察到 ILA_rx_data_valid    永远不会变为高电平、rx_sync_n 永远不会变为高电平。 不过可以看出、lmfc 脉冲序列恰好在 sysref 对齐计数从0变为1的点重新对齐。 此外、误差计数器中也为零错误。

所包含的故障映像(第二个映像)是我们在初始化正确完成时看到的内容：

那么、我们如何诊断导致初始化失败的原因呢？ 是否存在可以在测试端口 1、2、3上探测的任何状态、这些状态可以提供有关上述故障序列为何发生的一些见解？

IP JESDI 内核是否有更新？

谢谢

Joe

尊敬的 David：

感谢您的答复。

我今天尝试了你的建议,发现我有同样的问题在 ADC 端,其中 RX 将定期初始化. 所以看起来这个问题与 sysref 信号无关。 您是否可以建议我们收集的任何其他状态以确定为什么这些状态不可靠？  

谢谢

尊敬的 Joseph：

您测试的配置是否与提供的参考设计相同？ 如果不同、可以共享用于对 AFE 进行编程的脚本吗？

该测试是使用 AFE79xxEVM 进行的还是这是定制设计？  

此致、

David Chaparro  

尊敬的 Joseph：

感谢您分享您的脚本。 我们已经审查并测试了您的脚本、能够正确建立链路、而不会出现任何错误、因此 AFE 配置看起来是正确的。

为了进一步调试该问题、我们有几个后续问题：  

1. 您能否 确认您是否遵循了以下启动程序？  
   
   1. 对时钟编程并验证它们是否稳定。
   2. 释放 MASTER_RESET_n 并验证 qpll 锁定。
   3. 释放 TX_SYNC_RESET_n
   4. 对 AFE 进行编程。
   5. 释放 RX_SYNC_RESET_n
2. ADC 和 DAC 链路上是否都出现不稳定问题？
   
   1. 看到链路问题时、您是否能够通过执行 JESD 重新同步来恢复链路？
      1. 在 Latte 中、执行此操作的命令是 afe.adcDacSync (1)
3. 您的 FPGA 是否正在对 AFE 进行编程、或者您是否仍使用 Latte？  
4. 在 AFE 启动期间、您是否未通过任何读数检查或轮询？  

此致、

David Chaparro  

尊敬的 Joseph：

在 不使用 sysref 进行测试时、您是否已禁用面向 AFE 和 FPGA 的 sysref。 为了不在 FPGA 端使用 Sysref、应进行以下更改。 您是否可以在设置上尝试这些操作、看看结果是否有变化？  

1. sysref 信号应在内部连接到"0"。  

2.位于 TI_204C_IP_Ref.sv 文件中的确定性延迟参数应绑定到"0"。

您还可以确认 sysref 频率设置为 Latte 软件报告的相应值吗？  

此致、

David Chaparro  

是的、我们已经将 sysref 指定为0、并且确定性延迟参数设置为零。 下面是代码片段 fron .sv 文件：

 //指定 rx_sysref = sysref；指定 rx_sysref = 1'b0；//指定 tx_sysref = sysref；分配 tx_sysref = 1'b0；//启用确定性延迟指定 cfg_rx_det_latency_en = 1'b0；分配 rx_clr_sysref_count = 1'b0；分配 tx_clr_ref_ref_count 重新对齐；

Sysref 按频率设置为 Latte 所需的值。

尊敬的 David、我们仍然遇到此故障的问题、导致 JESD 内核进行间歇性初始化。 对于如何检测以及观察 RX 端的 TI IP 内核无法锁定的原因、您还有什么进一步的建议吗？ AFE ADC 的 RX 端是否有寄存器可供我们查询以确定导致不稳定的原因？

还可以将此问题标记为未解决？

谢谢

对于解决此问题、您是否可以提供任何进一步的支持？

谢谢

Joe

尊敬的 Joseph：

因为我在星期四和星期五不能上班,所以道歉。

可以执行一项测试来检查错误是否与 AFE 或 FPGA 侧相关、是在 JESD 环回中配置 AFE、其中 ADC JESD 通道将在内部环回 DAC JESD 通道。 如果能够始终建立 DAC JESD 链路、则这会指向 FPGA 端的问题。

要执行 JESD 回送、您可以对配置进行以下更改：  

sysParams.syncLoopBack = False #JESD Sync signal is connected to FPGA

sysParams.jesdLoopbackEn = 1 #Make it 1 to Enable the JESDTX to JESDRX internal loopback

您是否可以在设置上尝试此操作、并查看 DAC JESD 链路是否稳定？  

此致、

David Chaparro