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器件型号：AFE7900EVM 工具与软件：
你(们)好
从上面的末尾链接可以看出、我们已使用 Stratix 10 EVM 和 AFE EVM 板对配置进行了测试、且时钟调节器使用 afe GUI 进行编程、同样的配置、我们要在定制电路板中实现。
唯一的更改是、在定制电路板中、我们使用板载时钟调节器来生成时钟。
在上述条件下、
- 所有通道的数据都处于锁定状态(rx_islockedtodata='1')。
- 收发器 PLL 也锁定。
- 所有通道的 rx_pcs_data_valid 都为高电平。
但我们无法获得稳定的 SYNC_N (如下图所示为脉冲信号)、通道不对齐、并且观察到视差误差。
因此、我们无法识别 ADC 或 FPGA 端的问题。我们尝试反转通道的极性、并在两种情况下检查仍然存在视差错误。 请说明出现这种情况的原因。
