请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：DAC38RF82 工具与软件：
您好！
我有一个关于使用 DAC 的内部 PLL 生成采样时钟时 SYSREF 时序与 DACCLK 的关系的问题。
在我们的系统中、我们将200 MHz 时钟应用于 DACCLK 输入。
我们使用内部 DAC PLL 生成6600 MHz 作为 DAC 的采样时钟；JESD204设置为 LMFSD=42111、速率为2750MBps。
然后、我们将获得 DACCLKOUT 信号(6600/3=2200)、并从外部进行4分频、以产生550MHz 的 FPGA JESD204时钟。
FPGA JESD204内核在68.75MHz 上计时。
非常好。
我们还需要从 FPGA 内生成 SYSREF 信号。 JESD204内核示例根据以下公式 SYSREF = DR/(20* N)(K=20)、从68.75MHz 的 JESD 内核时钟创建该时钟。
数据表说明 SYSREF 必须与 DACCLK 具有固定关系。
但是、我无法看到生成的 SYSREF 边沿(来自68.75MHz)如何与200 MHz 的输入 DAC 时钟保持恒定关系。
如果我从200MHz 时钟生成 SYSREF、则无法满足 SYSREF = DR/(K*N)公式。
我有什么误解吗？ 满足要求的正确方法是什么？
谢谢！
Ilias
