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器件型号：AFE7950 工具与软件：
您好！
我成功推出了 TI ZCU102 64b66b 示例设计、现在我尝试使用连接到 Xilinx ZCU102开发板的 AFE7950EVM 来引入 JESD204B 配置。 以下是我所需的配置：
JESD204B、8b10b SERDES
4 Rx
2 FB
4个发送
ADC fs = 2949.12、 抽取因子为48
ADCFb FS = 2949.12、 抽取因子为24
DAC FS = 11796.48、内插96
串行器/解串器速率= 2457.6.
使用 AFE7950EVM 板载振荡器
我正在构建 TI204C-IP-Release-v1.12-Latest/reference_designs/zcu102_8b10b 设计
我对该设计完成了以下配置：
- PLL_INSTS (sys_pll)设置：
- 输入 = 153.6 MHz
- 153.6 MHz
- CLK_OUT2 = 30.72 MHz -> mgt_freerun_clock
- XCVR_INSTRUM(gth_8b10b_xCVR)设置：
- 使用了银行129-130
- REFCLK=153.6 -注：IP 块显示 Requested clock =156.25、实际时钟153.6
- REFCLK 源=组130 MGTREFCLK0
- 自由运行时钟频率= 30.72
- SYNCB 引脚设置(单端、选择的位置以匹配 AFE7950EVM 库存上的电阻器组装)。 脚本(附加的)中的 GPIO 配置匹配：
- SET_PROPERTY PACKAGE_PIN AE3 [GET_PORTS ADC_Rx_SYNC_n]
- SET_PROPERTY IOSTANDARD LVCMOS18 [GET_PORTS ADC_Rx_sync_n]
- SET_PROPERTY PACKAGE_PIN AF3 [GET_PORTS DAC_TX_SYNC_n]
- SET_PROPERTY IOSTANDARD LVCMOS18 [GET_PORTS DAC_TX_SYNC_n]
- 更新了 jesd_link_params.vh 以匹配配置和 ZCU102 SERDES 映射
尝试按照 TI204c-Setup.docx 启动设计后、我将遵循以下操作顺序：
- 打开 ZCU102电源
- 打开 AFE7950EVM 的电源
- 打开 Latte
- 运行 setup.py
- 运行 devInit.py
- 运行4T4R2F_2p4576.py
- 对 FPGA 进行编程
- 释放 MASTER_RESET_n -> 1
- 释放 TX_RESET -> 0
- 运行 ConfigAfe.py
- 释放 RX_RESET -> 0
Latte 日志会报告"逗 号对齐锁定通道0：false；请检查发送器是否正在发送数据、眼图是否正常。"
ILA 显示不可注意的误差和视差误差。 syncb 信号较低、sysref 存在、sysref 重新对齐正在计数：
两个 qpll0实例都报告锁定。 我添加了一个 VIO 来监控 sys_PLL 和 sys_PLL 报告已锁定。
我已尝试附加相关文件。 任何人都可以发现导致 SERDES 无法实现同步的原因吗？ 是否有包含 Latte 脚本的 IP、我可以尝试一下、在我的设置中以8b10b 模式工作(可以是不同的采样率/抽取等)？
