[参考译文] AWR2243：关于同步信号网络的延迟匹配

尊敬的 Aydin：

感谢您的及时回复。
让我再问一次。 与 信号完整性或振幅不同、我想问您每个 IC 的长度差异规格。

芯片间长度不平衡会对 级联雷达的性能产生很大影响、对吧？
但我不确定这会 导致 DoA 或多普勒估算等性能下降的程度。尽管我查看了 TI 提供的文档。  
请告诉我有关 40MHz  clk、数字 SYNC 和 20GHz LO 分配线路的延迟杂散的建议值。

此外、请告诉我、正如参考板那样、需要使用 Wilkinson 分压器。  
这意味着输入端口的阻抗 不稳定、需要高度隔离。  是否很难 被简单的 T 分频器取代？

此致、
Atsu

您好 Atsu、  

没错、内部芯片路径不匹配主要影响相位相干而不是振幅。 对于 20GHz LO、重要的是在每个器件上保持一致的相位和功率。 几度的相位差不会导致 DoA 或多普勒估计中出现任何观察到的降级。 另请查看以下应用手册： 级联一致性和移相器校准

对于 40MHz clk 和数字同步、时序对齐处于几纳秒范围内、我们使用我提到的低抖动缓冲器进行扇出。 关于 Wilkinson 分频器、建议使用简单的 T 分割来代替、因为它可确保通道之间正确的 50 欧姆匹配和隔离。 T 分频器会在芯片之间引入反射和 LO 泄漏、因此它并不是稳定的级联网络的理想选择。  

谢谢、

Aydin