[参考译文] AWR1243：ANA#07：芯片 SWRZ071勘误表

AWR 1243的生产版本中是否存在修复或计划修复？

您好！

感谢您关注我们的器件！
此 TT 已分配给专家、他们很快将在此处回复。

此致、
Vaibhav

您好 RJ、
当 CSI 数据通道根据 MIPI 协议在 LP 和 HS 模式之间转换时、会观察到由于 CSI 活动而产生的毛刺脉冲。 这种转换在通过 CSI 传输数据包的开始和结束时发生。
我们计划在生产芯片中解决此问题。 目前的解决方法是增加线性调频脉冲空闲时间、以便完整的 ADC 数据在空闲时间内通过 CSI 进行传输、而不会扩展到下一个线性调频脉冲。 这样、当 ADC 未对任何数据进行采样并且不会在 ADC 数据中引起任何干扰时、LP/HS 传输将会及时发生。

此致、
DHAM

非常感谢 Vaibhav 和 Dham！

DHAM：非常感谢您的详细回答。 现在、我更好地理解了在 MIPI 协议方面发生干扰的情况。 很高兴听到这将在量产样片中进行修复。 我仍在尝试了解耦合的性质。

这种耦合只会影响76GHz 以上的 Tx 输出，还是耦合也会影响 LO 信号？ 此外、这种耦合来自 CSI-2时钟还是 BGA 上 CLKP 和 CLKM 附近的特定 CSI 数据通道之一？

感谢您的及时和支持。

此致、

RJ

您好、Vivek、

再次感谢您的回复。 我对此表示赞赏。

我知道 AWR1243面向级联架构。

例如、如果一个 AWR1243仅用作主器件(不用作接收器、不对 ADC 数据进行采样)、并将 LO 信号发送到星型拓扑中的另外两个从器件 AWR1243器件(总共3个芯片)以及其他同步信号。

在这种情况下，从 AWR1243的 IF 数据中是否仍然会出现耦合问题？

感谢您的帮助：)

此致、

RJ

您好 RJ、
这是一个有趣的问题！ 我们没有尝试过这种精确的方案、因为除了提供 LO 之外、很可能还希望使用主器件进行线性调频脉冲。 让我再检查一下这个、然后返回。

此致、
Vivek

您好、Vivek、

在使用 AWR 1243开发内部级联原型时，TI 是否发现了此问题？ 然后必须实施相同的工作？

谢谢、

RJ

您好 RJ、

目前、即使使用外部时钟、也会出现轻微的干扰。 我们将致力于解决这一问题。

此致、

Vivek

您好、Vivek、  

非常感谢您的回答。  

您说、即使使用外部时钟、也会出现轻微的干扰。 这是基于测试还是基于团队在芯片内部设计或布局方面期望的结果？

此致、

RJ

您好、Vivek、

如果在调试阶段使用 LVDS，是否也会发生这种情况？ 我假设在硬件层面、CSI 和 LVDS 都是相同的、即使使用 LVDS 而不是 CSI 来传输数据、也会出现此问题。

谢谢、

RJ

您好 RJ、
这就是我们观察到的情况。

此致、
Vivek

您好、Vivek、  

非常感谢您的详细回答。 感谢您的帮助和见解！

此致、

RJ